继《XDC约束技巧之I/O篇(上)》 详细描述了如何设置Input接口约束后,我们接着来聊聊怎样设置Output接口约束,并分析UCF与XDC在接口约束上的区别。
Output 接口类型和约束FPGA 做 Output 的接口时序同样也可以分为系统同步与源同步。在设置 XDC 约束时,总体思路与 Input 类似,只是换成要考虑下游器件的时序模型。另外,在源同步接口中,定义接口约束之前,需要用 set_generated_clock 先定义送出的随路时钟。
系统同步接口
与 Input 的系统同步接口一样,FPGA 做 Output 接口的系统同步设计,芯片间只传递数据信号,时钟信号的同步完全依靠板级设计来对齐。所以设置约束时候要考虑的仅仅是下游器件的 Tsu/Th 和数据在板级的延时。
上图是一个 SDR 上升沿采样系统同步接口的 Output 约束示例。其中,-max 后的数值是板级延时的最大值与下游器件的 Tsu 相加而得出,-min 后的数值则是板级延时的最小值减去下游器件的 Th 而来。
与源同步接口的 Input 约束设置类似,FPGA 做源同步接口的 Output 也有两种方法可以设置约束。
方法一我们称作 Setup/Hold Based Method,与上述系统同步接口的设置思路基本一致,仅需要了解下游器件用来锁存数据的触发器的 Tsu 与 Th 值与系统板级的延时便可以设置。方法二称作 Skew Based Method,此时需要了解 FPGA 送出的数据相对于时钟沿的关系,根据 Skew 的大小和时钟频率来计算如何设置 Output 约束。
具体约束时可以根据不同的已知条件,选用不同的约束方式。一般而言,FPGA 作为输出接口时,数据相对时钟的 Skew 关系是已知条件(或者说,把同步数据相对于时钟沿的 Skew 限定在一定范围内是设计源同步接口的目标),所以方法二更常见。
Vivado IDE 的 Language Templates 中关于源同步输出接口的 XDC 约束模板包含了以上两种方式的设置方法。
方法一 Setup/Hold Based Method
Setup/Hold Method 的计算公式如下,可以看出其跟系统同步输出接口的设置方法完全一样。如果换成 DDR 方式,则可参考上一篇 I/O 约束方法中关于 Input 源同步 DDR 接口的约束,用 两个可选项-clock_fall 与 -add_delay 来添加针对时钟下降沿的约束值。
如果板级延时的最小值(在源同步接口中,因为时钟与信号同步传递,所以板级延时常常可以视作为 0)小于接收端寄存器的 Th,这样计算出的结果就会在 -min 后出现负数值,很多时候会让人误以为设置错误。其实这里的负数并不表示负的延迟,而代表最小的延迟情况下,数据是在时钟采样沿之后才有效。同样的,-max 后的正数,表示最大的延迟情况下,数据是在时钟采样沿之前就有效了。
这便是接口约束中最容易混淆的地方,请一定牢记 set_output_delay 中 -max/-min 的定义,即时钟采样沿到达之前最大与最小的数据有效窗口。
如果我们在纸上画一下接收端的波形图,就会很容易理解:用于 setup 分析的 -max之后跟着正数,表示数据在时钟采样沿之前就到达,而用于 hold 分析的 -min 之后跟着负数,表示数据在时钟采样沿之后还保持了一段时间。只有这样才能满足接收端用于锁存接口数据的触发器的 Tsu 和 Th 要求。
方法二 Skew Based Method
为了把同步数据相对于时钟沿的 Skew 限定在一定范围内,我们可以基于 Skew 的大小来设置源同步输出接口的约束。此时可以不考虑下游采样器件的 Tsu 与 Th 值 。
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