任意波形发生器在雷达、通信领域中发挥着重要作用,但目前任意波形发生器大多使用静态存储器。这使得在任意波形发生器工作频率不断提高的情况下,波形的存储深度很难做得很大,从而不能精确地表达复杂信号。本文介绍的基于动态存储器(SDRAM)的设计能有效解决这一问题,并详细讨论了一种简化SDRAM控制器的设计方法。
1 任意波形发生器的总体方案
工作频率、分辨率和存储长度是任意波形发生器最关键的三个性能参数。高的工作频率意味着高的输出信号频率和带宽,高的分辨率通常意味着高的信噪比,而存储长度决定了信号的精确程度。下面介绍的方案是笔者实际开发的一款任意波形发生器/卡(如图1所示),它的工作频率为300MHz,分辨率为14位,存储长度为8M字,现已得到了广泛地应用。
该电路主要有两种工作状态:写数据状态和读数据状态。下面简单描述其工作过程。
写数据状态:CPU根据所要设计的波形计算波形数据,并转换成14位的无符号数；打开总线开关,屏蔽FIFO *** 作,在SDRAM控制器的配合下,将波形数据通过接口电路交替写入SDRAM1和SDRAM2中,即SDRAM1中依次存放数据0，2，4，6...；SDRAM2中依次存放数据1，3，5，7...(如表1所示)。
读数据状态:开启FIFO通道,关闭总线开关以断开SDRAM与CPU之间的数据连接；在SDRAM控制器的控制下,将SDRAM1/2中的数据同时(并行)读出；经过FIFO的缓冲得到连续的数据流,再经32位向16位的并串转换,将数据速率提升2倍后,供给DAC进行数-模转换,即可得到所编辑的信号。
图1中用两片SDRAM并行工作,是因单片SDRAM不可能提供300MSPS的数据流。实际使用的器件是K4S641632C-TC60,工作时钟为166MHz。FIFO缓存SDRAM的输出数据,将突发数据流转换成连续数据流,使得在SDRAM处于刷新状态时,仍能维持正常的数据输出。实际使用的器件是两片并行工作的IDT72V263L6PF,写入时钟为166MHz,读出时钟为150MHz。并串转换的作用是提升数据的速率,在DAC器件内部完成,笔者采用具有良好动态性能的AD9755AST。CPU及控制接口是一个基于PC的ISA设备,可改进为PCI设备；时钟电路用来产生166MHz和150MHz的同步时钟。下面重点研究SDRAM控制器的设计,它是本系统的主要特色之一。
2 SDRAM控制器的设计
2.1 SDRAM的主要特点
与静态存储器(SRAM)相比,SDRAM的容量大(通常是几倍至几十倍的关系)；与DDR SDRAM或RDRAM相比,它的控制又相对简单,因而它依然是大容量存储器工程项目的良好选择。下面描述的几个重要基本概念反映了它的主要特点。
行列地址:SDRAM的地址是行列复用的,此举有效减少了芯片的引脚。
预充电:读写 *** 作只对预充电过的行有效。也就是说,在数据读写 *** 作跨行时,需要先进行至少一次的预充电 *** 作。
自动刷新:众所周知,只要是动态RAM,就存在刷新问题,SDRAM也不例外。通常每隔64ms需要将所有存储单元刷新一遍。
自刷新:当需要保留芯片内的数据,而暂时又不需要 *** 作时,可以设置芯片进入自刷新状态。
工作模式寄存器:控制SDRAM工作方式的寄存器(如表2所示)。
2.2 SDRAM的状态流程
SDRAM的完整状态机由17个状态构成,且状态转移是非随机的(如图2所示)。正是如此众多的状态及其复杂的转换关系,导致SDRAM的控制较为复杂。
需要特别说明的是,SDRAM的状态转移有自动转移与人工转移之分(图2中以粗细箭头加以区别)。自动转移在当前状态结束后立即进入下一个状态；而人工转移在当前状态结束后即停留在当前状态,只有一条当前状态允许的命令才能进入下一个状态。
可以想象,自行设计如此复杂的控制流程绝非易事。值得庆幸的是,在大多数应用中并不需要完备的状态机。下面讨论一种简化的SDRAM状态机。
2.3 简化的状态流程
根据任意波形发生器的特点,对SDRAM的功能进行了以下简化:
(1)省略随机存取功能,固定为顺序读写；
(2)省略待机、自刷新、普通读/写功能；
(3)省略所有的挂起功能；
(4)工作模式固定为突发式读、单个式写；
(5)数据延时固定为3个时钟周期；
(6)刷新模式只使用自动刷新方式,器件空闲时即处于连续的自动刷新状态；
(7)器件仅在上电后进行一次初始化,不能改变工作模式；
(8)突发方式固定为顺序方式,突发长度固定为整页；
(9)只使用带预充电的读/写指令；在每次读/写 *** 作完成后,即启动一个自动刷新周期。
经过以上简化的状态机如图3所示。
2.4 SDRAM控制器的EPLD实现
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