干货分享：全球半导体技术发展路线图

　　半导体产业诞生于上世纪70年代，当时主要受两大因素驱动：一是为计算机行业提供更符合成本效益的存储器；二是为满足企业开发具备特定功能的新产品而快速生产的专用集成电路。

　　到了80年代，系统规范牢牢地掌握在系统集成商手中。存储器件每3年更新一次半导体技术，并随即被逻辑器件制造商采用。

　　在90年代，逻辑器件集成电路制造商加速引进新技术，以每2年一代的速度更新，紧跟在内存厂商之后。技术进步和产品性能增强之间不寻常的强相关性，使得相当一部分系统性能和利润的控制权转至集成电路（IC）制造商中。他们利用这种力量的新平衡，使整个半导体行业收入在此期间年均增速达到17%。

　　21世纪的前十年，半导体行业全新的生态环境已经形成：

　　一是每2年更新一代的半导体技术，导致集成电路和数以百万计的晶体管得以高效率、低成本地生产，从而在一个芯片上或同一封装中，可以以较低的成本整合极为复杂的系统。此外，封装技术的进步使得我们可以在同一封装中放置多个芯片。这类器件被定义为系统级芯片（system on chip，SOC）和系统级封装（system in package， SIP）。

　　二是集成电路晶圆代工商能够重新以非常有吸引力的成本提供“新一代专用集成电路”，这催生出一个非常有利可图的行业——集成电路设计。

　　三是集成电路高端设备的进步带动了相邻技术领域的发展，大大降低了平板显示器、微机电系统传感器、无线电设备和无源器件等设备的成本。在此条件下，系统集成商再次控制了系统设计和产品集成。

　　四是互联网应用和移动智能终端的崛起，带动了光纤电缆的广泛部署和多种无线技术的发展，实现前所未有的全球移动互联。这个生态系统创造了“物联网”这一新兴的市场，而创新的产品制造商、电信公司、数据和信息分销商以及内容提供商正在争夺该市场的主导权。

　　半导体是上述所有应用的基石，所有的创新离不开半导体产业的支持。

　　全球半导体技术发展路线

　　上世纪60年代后期，硅栅自对准工艺的发明奠定了半导体规格的根基。摩尔1965年提出的晶体管每两年一次的更新换代的“摩尔定律”，以及丹纳德1975年提出的“丹纳德定律”，促进了半导体产业的成长，一直到21世纪初，这是传统几何尺寸的按比例缩小（Classical Geometrically Driven Scaling）时代。进入等效按比例缩小（Equivalent Scaling）时代的基础是应变硅、高介电金属闸极、多栅晶体管、化合物半导体等技术，这些技术的实现支持了过去十年半导体产业的发展，并将持续支持未来产业的发展。

　　（一）器件

　　信息处理技术正在推动半导体产业进入更宽广的应用领域，器件成本和性能将继续与互补金属氧化物半导体（Complementary Metal-Oxide-Semiconductor Transistor， CMOS）的维度和功能扩展密切相关。

　　应变硅、高介电金属闸极、多栅晶体管现已广泛应用于集成电路的制造，进一步提升器件性能的重点将在III-V族元素材料和锗。与硅器件相比，这些材料将使器件具有更高的迁移率。为了利用完善的硅平台的优势，预计新的高迁移率材料将在硅基质上外延附生。

　　2D Scaling最终将在2013国际半导体技术路线图（ITRS）期间达到其基本限制，无论是逻辑器件还是存储器件正在探索如何使用垂直维度（3D）。3D设备架构和低功率器件的结合将开启“3D 能耗规模化（Power Scaling）”时代，单位面积上晶体管数量的增加将最终通过多层堆叠晶体管来实现。

　　遗憾的是，互连方面没有新的突破，因为尚无可行的材料具有比铜更低的电阻率。然而，处理碳纳米管、石墨烯组合物等无边包裹材料（edgeless wrapped materials）方面的进展为“d道导体”（ballisTIc conductor）的发展提供基础保障，这可能将在未来十年内出现。

　　多芯片的三维封装对于减少互联电阻提供了可能的途径，主要是通过增加导线截面（垂直）和减少每个互连路径的长度。

　　然而，CMOS或目前正在研究的等效装置（equivalent device）的横向维度扩展最终将达到极限。未来半导体产品新机会在于：一是通过新技术的异构集成，扩展CMOS平台的功能；二是开发支持新一代信息处理范式的设备。

　　（二）系统集成

　　系统集成已从以数据运算、个人电脑为中心的模式转变为高度多样化的移动通信模式。集成电路设计正从以性能驱动为目标向以低耗驱动为目标转变，使得多种技术在有限空间内（如GPS、电话、平板电脑、手机等）可以异构集成，从而彻底改变了半导体产业。简言之，过去，性能是独一无二的目标；而今，最小化功耗的目标引领集成电路设计。

　　系统级芯片和系统级封装的产品已成为半导体产业的主要驱动力。过去的几年，智能手机和平板电脑的产量已经超过微处理器的产量。异构集成的基础依赖于“延伸摩尔”（More Moore， MM）设备与“超越摩尔”（More than Moore， MtM）元素的集成。

　　举例来说，目前，微机电系统（MEMS）设备被集成到汽车、视频投影仪、平板电脑、智能手机和游戏平台等各种类型系统中。一般情况下，MEMS设备为系统添加了有用的功能，增强系统的核心功能。例如，智能手机上的MEMS加速度计可检测手机的垂直方向，并旋转图像显示在屏幕上。通过MEMS引入的附加功能改善了用户界面，但手机没有它仍然可以运行。相比之下，如果没有MEMS设备，基于数字光投影技术（digital light projector， DLP）的录像机和喷墨打印机将无法正常工作。多模传感技术也已成为移动设备的组成部分，成为物联网的关键推动力量。

　　数字型数据（digital data）和连接技术的迅速进步为医疗服务带来变革。硅、微机电系统和光学传感技术正在使这一革命成为可能。

　　移动手机已经可以提供大量的健康信息。加速度计可以跟踪运动和睡眠，当用户触摸手机时，内置光传感器可以感知心脏速率。在手机的摄像头可以被用于不同的目的，比如检查食品的卡路里含量，或基于人脸表情识别自己的情绪。广泛的手机应用已经发展到能够分析这些数据，并用易于理解和 *** 作的方式反馈给消费者。

　　综观未来7-15年（到2020年以后）设备和系统的发展，基于全新原理的设备将支持全新的架构。例如，自旋波设备（spin wave device， SWD）是一种磁逻辑器件，利用集体旋转振荡（自旋波）进行信息传输和处理。自旋波设备将输入电压信号转换成的自旋波，计算自旋波，将自旋波输出转换成电压信号。在一个单核心结构中，对多重频率的大规模并行数据处理能通过开辟每个频率为不同的信息通道，以非常低的功率来进行。此外，一些新设备推动新架构的创造。例如，存储级存储器（storage-class memory，SCM）是一种结合固态存储器（高性能和鲁棒性）、归档功能和常规硬盘磁存储的低成本优点的设备。这样一个设备需要一个非易失性存储器（nonvolaTIle memory，NVM）技术，能以一个非常低的成本制造每比特储存空间。

　　（三）制造

　　受维度扩展的驱动，集成电路制造的精度将在未来15年内达到几纳米级别。运用任何技术测量晶片上的物理特性已经变得越来越困难，通过关联工艺参数和设备参数将基本实现这个任务。通过控制设备稳定性和工艺重现性，对特征尺寸等过程参数的精确控制已经能够完成。

　　晶圆厂正在持续地受数据驱动，数据量、通信速度、数据质量、可用性等方面的要求被理解和量化。晶圆片由300毫米向450毫米转型面临挑战。应着眼于对300毫米和450毫米共性技术的开发，450毫米技术的晶圆厂将因适用300毫米晶圆片的改进技术而受益。

　　系统级芯片和系统级封装集成将持续升温。集成度的提高推动测试解决方案的重新整合，以保持测试成本和产品质量规格。优化的测试解决方案可能需要访问和测试嵌入式模块和内核。提供用于多芯片封装的高品质晶粒的已知好芯片（KGD）技术也变得非常重要，并成为测试技术和成本折中的重要部分。

　　重大挑战

　　（一）短期挑战（现在到2020年）：性能提升

　　1、逻辑器件

　　平面型互补金属氧化物半导体（CMOS）的传统扩展路径将面临性能和功耗方面的严峻挑战。

　　尽管有高介电金属闸极（high-k/metalgate，HKMG）的引入，等效栅氧化层厚度（equivalent gate oxide thickness，EOT）的减少在短期内仍具有挑战性。高介电材料集成，同时限制由于带隙变窄导致的栅极隧穿电流增加，也将面临挑战。完整的栅极堆叠材料系统需要优化，以获取最佳的器件特性（功率和性能）和降低成本。

　　新器件结构，如多栅金属氧化物半导体场效应晶体管（MOSFETs）和超薄全耗尽型绝缘层上硅（FD-SOI）将出现，一个极具挑战性的问题是这些超薄金属氧化物半导体场效应晶体管（MOSFETs）的厚度控制。解决这些问题应与电路设计和系统架构的改进并行进行。

　　一些高迁移率材料，如锗和III-V族元素已被认为是对CMOS逻辑应用中硅通道的升级或替换。具有低体陷阱和低电能漏损，非钉扎费米能级（unpinned Fermi level）、低欧姆接触电阻的高介电金属栅极介质是面临的主要挑战。

　　2、存储器件

　　动态随机存取存储器（DRAM）的挑战在于，在特征尺寸减少、高介电介质应用、低漏电存取器件设计，以及用于位线和字线的低电阻率材料条件下，具有合适的存储电容。为了增加位元密度和降低生产成本，4F型单元的驱动器需要高纵横比和非平面晶体管结构。

　　闪存已成为关键尺寸缩放、材料和加工（光刻、腐蚀等）技术等前端工艺（Front End Of Line， FEOL）技术的新驱动力。短期内，闪存密度的持续发展依赖于隧道氧化层（Tunnel Oxide）的厚度变薄以及电介质集成度。

　　为了保证电荷维持和耐久的要求，引进高介电材料将是必要的。超过256 GB的3-D NAND闪存维持性价比的同时保证多层单元（MulTI Level Cell， MLC）和一定的可靠性能，仍然是一个艰巨的挑战。新的挑战还包括新内存类型制造的演进，以及新的存储器概念，比如磁性随机存取存储器（MRAM）、相变存储器（PCM）、电阻式随机存取存储器（ReRAM）和铁电式随机存取存储器（FeRAM）。

　　3、高性能、低成本的射频和模拟/混合信号解决方案

　　推动无线收发器集成电路和毫米波应用中采用CMOS技术（高介电介质和应变工程）可能需要保持器件失配和1/f噪声在可接受范围的技术。其他挑战还有整合更便宜且高密度集成的无源组件，集成有效硅和片外无源网络工艺的MEMS，基于低成本非硅（氮化镓）器件的开发。

　　随着芯片复杂性和 *** 作频率的增加而电源电压的降低，芯片上数字和模拟区域的信号隔离变得越来越重要。降噪可能需要更多创新，例如通过技术设计，解决每厘米千欧姆级别的高电阻率基底的电源供应和连接地线问题。

　　许多材料导向和结构的变化，例如数字路线图中多栅和绝缘体硅薄膜（silicon on insulator， SOI）衰减，或者转而改变射频和模拟器件的行为。在优化射频、高频和AMS性能，以及供应电压的稳步下降等方面存在着复杂的权衡，为集成电路设计带来巨大的挑战。

　　4、32，22纳米半间距及更低

　　光刻正变得非常昂贵和最具挑战性的技术。对22纳米半间距光刻而言，采用间隔件光刻或多个模式的193纳米浸入式光刻机，将被应用于克服单一模式的限制，但具有非常大的掩模误差增强因子（mask error enhancement factor， MEEF）、晶片线边缘粗糙度（line edge roughness， LER）、设计规则限制和更高的成本。波长为13.5纳米深紫外光刻（Extreme-UV lithography， EUVL）是行业官方推动摩尔定律的期望。

　　深紫外光刻的挑战是：缺乏高功率源、高速光刻胶、无缺陷而高平整度的掩模带来的延时。进一步的挑战包括提高深紫外系统的数值孔径到超过0.35，以及提高增加成像系统反射镜数量的可能性。

　　多电子束无掩模光刻技术（MulTIple-e-beam maskless lithography）具备绕过掩模难题，去除设计规则的限制，并提供制造灵活性的潜力。在显示高分辨率影像和CD控制方面已经取得了进展。制造工具的时机掌握、成本、瑕疵、准确套印、光刻胶是其他有待进一步发展的领域。

　　直接自组装（Direct Self-Assembly，DSA）技术有新的进展，但瑕疵和定位精度亟待改善。

　　其他挑战包括：微影蚀刻法（lithography and etching）中发光电阻器（LER）的栅极长度CD控制和抑制，对新栅极材料、非平面晶体管结构、光刻胶的发光电阻器以及深紫外光刻的测量。

　　5、引入新材料

　　由于低介电材料（包括多孔材料和空气间隙）必须具有足够的机械强度以经受切割、封装和组装，考虑到蚀刻和化学机械抛光（chemico-mechanical polishing， CMP）工艺，低介电材料的介电损害减少变得更加重要。金属方面，超薄、共形低电阻率势垒金属需要与铜集成，以实现低电阻率和高可靠性。

　　6、电源管理

　　大多数应用阶段，电源管理是时下的首要问题。因为每一代晶体管数量会成倍增加，然而封装芯片中，具有成本效益的散热性能仍几乎保持不变。为了维持系统活跃和降低漏电功耗，相应电路技术的实现将扩展到对系统设计的要求、计算机辅助设计工具（computer aided design， CAD）的改进、漏电功耗降低和新器件架构性能要求的层面。

　　（二）短期挑战（现在到2020年）：成本效益

　　1、光刻

　　虽然波长为13.5纳米的深紫外光刻是行业官方的目标，但是深紫外光刻必须达到很高的源功率才能在10纳米及以上水平的技术中具有成本竞争力。如果多电子束无掩模光刻技术可以保持每通曝光、工艺成本和与基于掩模曝光工具相似的踪迹，它可能是最经济的选择。工艺中引入更少的掩模数量后，193纳米浸入式光刻机的数位储存器架构（DSA）变得广受欢迎。

　　2、前端工艺

　　我们需要实现低寄生效应、继续缩小栅极间距、下一代基板的面积调整（调整为450毫米晶片），并采用突破性技术以应对光刻的挑战。

　　3、工厂集成

　　面临的挑战主要包括：一是应对快速变化的、复杂的业务需求；二是管理工厂不断增加的复杂性；三是边际效益下降的同时实现经济增长目标；四是满足工厂和设备可靠性、功能、效率和成本的要求；五是跨边界交叉利用工厂集成技术，如300毫米和450毫米搭配，以实现规模经济；六是解决迁移到450毫米晶圆上的独特挑战。

　　4、满足市场不断变化的成本要求

　　组装和包装的挑战包括三维集成芯片堆叠（测试：存取、成本和已知良好芯片，三维封装和包装，测试访问单个晶圆或芯片）。

　　5、环境、安全、健康

　　环境安全和健康领域面临的挑战是：化学品和原材料的管理与效率；工艺和设备管理；设施技术要求；产品管理；报废产品的再利用/再回收/再生产。

　　6、测量

　　工厂级别和公司层面的测量集成：测量方面应慎重选择，抽样必须经过统计优化，以满足基于拥有者成本的工艺控制（cost of ownership， CoO）。

　　（三）长期挑战（2021到2028年）：性能提升

　　1、非典型互补金属氧化物半导体通道材料的实现

　　为高度微缩的金属氧化物半导体场效应晶体管（MOSFETs）提供足够的驱动电流，具备增强热速度和在源端注入的准d道 *** 作似乎是必要的。因此，高速传输通道材料，如III-V族化合物或硅基质上的锗元素窄通道，甚至半导体纳米线、碳纳米管、石墨烯或其它材料都将有待开发。非典型互补金属氧化物半导体（CMOS）器件需要物理上或功能上地集成在一个CMOS平台上。这种集成要求外来半导体在硅基底上外延生长，这富有挑战性。理想的材料或器件性能必须在通过高温和腐蚀性化学加工后仍能维持。在技术开发的早期，可靠性问题就应被确立并解决。

　　2、识别、选择和新存储结构的实现

　　线材致密、快速和低工作电压的非易失性存储器（NVM）将变得非常理想，最终密度的提升可能需要三维体系结构，如在可接受的生产率和性能条件下，对单片集成电路进行垂直堆叠单元排列。对动态随机储存器（DRAM）的微缩难度预计将增大，尤其是要求缩减电介质等效氧化物厚度（equivalent oxide thickness， EOT）和实现非常低的漏损电流和能耗。所有的非易失性存储器（NVM）现存形式面临基于材料特性的限制，成功与否将取决于能否寻找和开发替代材料或者开发替代的新技术。

　　3、正在从典型规格通过非常规方法向等效微缩和功能多样性转变

　　线材边缘粗糙度，槽深和剖面，通过时侧壁粗糙度，蚀刻偏差，清洗引起的变薄，化学机械抛光（CMP）作用，多孔低电介质与侧壁孔洞的交叉，势垒粗糙度，铜表面粗糙度都会对铜线中电子散射产生不利影响，导致电阻率增加。结合新材料的多层堆叠，特征尺寸减小和模式相关工艺，替代存储器件的使用，光学和射频互连，仍将迎来挑战。蚀刻、清洗、装填高纵横比的结构，尤其是低介电金属双镶嵌结构和纳米级尺寸的动态随机存取存储器方面也将存在巨大的挑战。

　　用来制造新结构的材料和工艺融合形成了集成的复杂性，堆叠层数的提高加剧了形变场效应，新颖或有效器件可以被重组到互连线路中。三维芯片堆叠，以提供更好的功能多样性绕过传统的互连构架的缺陷。符合成本目标的、工程可制造的解决方案是一个关键的挑战。

　　4、深紫外光刻技术

　　由于深紫外光刻（EUVL）仍然是22纳米和16纳米半间距的最佳方案，将其扩展到更高的分辨率将成为一个重要的长期挑战。就当前所知，电流波长为大于等于0.5的数值孔径（NA）设计，将需要一个八镜面无遮拦或六镜面中心遮拦的设计。

　　八镜面设计将会有更多的反射损失，因为增加的镜面需要更高能的电源以达到同等晶圆的通量。在六镜面设计中镜面夹角较小，因而需要一个更小的字段尺寸和可能更长的轨道长度。数值孔径的增加，将对两种设计带来焦点深度的巨大挑战。此外，为了克服掩模上的阴影和其他三维效应，吸收体材料、吸收体厚度以及多层堆叠必须进行优化。

　　另一种解决途径是将深紫外光刻的波长降低到6纳米的水平。在短期内，这种途径将从能源可用性到掩模的基础结构和光刻胶性能方面继承深紫外光刻当前所有的挑战。多模式的深紫外光刻也将是一种选择，这将带来更大的工艺难度和拥有者的使用成本。

　　（四）长期挑战（2021到2028年）：成本效益

　　符合灵活性、可扩展性和具有成本效益尖端工厂的扩展性要求。为了保持生产盈利，需要具备在多变的市场需求下，在可控范围内投入生产的能力和利用诸如制造外包的任务共享机会的能力。提高客户对高质量产品（包括制造外包）的质量认知仍是一个挑战。

　　可扩展性是指满足大型300毫米工厂需求［40K-50K WSPM］的同时保证建筑、产品、配套器件、生产信息和控制系统在技术代际间重复利用。成本控制和任务共享方案在产业基础设施建设的行业标准化活动中被高度期待，如数据标准化和可视化方法。

　　表1 2013 ITRS技术趋势目标汇总表