一文带你深入了解扫描阵列雷达信号处理_技术

主动电扫描阵列（AESA）雷达是当今先进武器系统的关键组成，特别是机载作战系统。而其体系结构的未来发展将超越最初的军事应用，延伸到地球物理测绘、汽车辅助驾驶、自动车辆、工业机器人和增强现实等领域：实际上，这包括任何需要对大量的传感器数据进行调理，融合到模型中进行判决的应用。

随着 AESA 体系结构的扩展，它们将突破雷达信号处理专业应用，延伸到其他应用中。在外部应用中，这些设计会遇到典型的嵌入式设计流程：以 CPU 和软件为中心的，基于 C 的以及与硬件无关的。本文中，我们将介绍先进的扫描阵列雷达，从经验丰富的雷达信号处理专家的角度以及传统的嵌入式系统设计人员的角度来研究其体系结构。

典型系统的角色

扫描阵列和传统移动盘式雷达的不同在于天线。扫描阵列并没有采用熟悉的连续旋转抛物线天线，而是在大部分系统中采用了平面静止天线。阵列并不是有一个单元聚焦在反射器上，而是有数百上千个单元，每个单元都有自己的收发器模块。系统电子电路处理每一单元信号的振幅和相位，形成雷达波束和接收方向图并聚焦，设置定义总天线方向图的干涉方向图。

这一方法避免了采用大量的移动部件，支持雷达实现传统天线采用物理方法无法获得的功能，例如，瞬时改变波束方向，发送和接收同时有多个天线方向图，或者把阵列分成多个天线阵，完成多项功能 —— 也就是，根据地形搜索目标，同时跟踪目标。这些方法只需要在发送器增加一些信号，在每一接收器将信号分开。重叠是一种很好的方法。

一个完整的系统从CPU簇传输到天线，然后再返回（图 1 ）。一开始处理时，软件控制的波形发生器产生系统要发送的啁啾。取决于应用，降噪、多普勒处理和隐身的需求会对信号有所损伤。

图 1 。一个非常简化的 AESA 系统结构图。

波形发生器将信号送到聚束网络中。在这里，信号被连接至每一发送通道。在这一级，数字复用器在通道上应用振幅权重来实现空间滤波，对波形整形。这一步也可以稍后再做。在很多设计中，每一通道的信号现在会通过一个数模转换器（DAC），然后输入到模拟 IF 和 RF 上变频器中。 RF 上变频后，信号到达独立的发送器模块，附加上相移或者时延，调整振幅（如果在基带没有做），最终进行滤波和放大。

一开始，接收到的信号实际上通过与反方向相同的通路，在后端要进行更多的处理。在每一个天线单元，限幅器和带通滤波器保护了低噪声放大器。放大器驱动 RF 下变频器，可以结合模拟放大和调相功能。信号从 IF 级传输到基带，每一天线单元的信号到达其模数转换器（ADC）。然后，聚束模块把天线信号重新组合成一路或者多路复数数据采样流，每一数据流代表了来自某一接收波束的信号。这些信号流通过大占空比的数字信号处理（DSP）电路，进一步调理数据，进行多普勒处理，尝试从噪声中提取出实际信号。

什么时候进行数据转换

在很多设计中，大部分信号处理工作是以模拟方式完成的。但是，随着数字速度的提高，功耗和成本的降低，数据转换器与天线靠的越来越近。 Altera 应用专家 Colman Cheung 建议了一个理想的系统，直接从 DAC 驱动天线单元。但是， 2013 年，这类设计在技术上还无法实现，特别是， trans-GHz RF 。

目前可以把数据转换器放在 IF 中，进行 IF 频率转换，所有基带处理工作都是数字化的（图 2 ）。可以在基带聚束网络中，以数字方式在天线单元之间产生干涉方向图的时延，每一个天线单元并不需要模拟相移器或者延时线。这种划分方法支持 DSP 设计人员把发送和接收通路分解成分立的功能 —— 乘法器、滤波器、用于延时的 FIFO ，以及加法器，在 MATLAB 中对其进行建模，从库中实现它们。可以把要求最苛刻的功能放到专门开发的 ASIC 、 FPGA 或者 GPU 芯片中，而把要求不太高的运算分组成 DSP 芯片或者加速中的代码。

图 2 。把数据转换器放到 IF 级的最后。

需要特别注意信号从聚束网络出来后的接收链信号处理，这是因为其存储器和处理需求会非常大，涉及到的动态范围非常宽 —— 从干扰发射器输入到搜索探测范围的每一边沿。会需要高精度浮点硬件，还需要更强的处理能力。

在其最后级，有目的的对接收链进行修改并实现。通过其滤波、聚束和脉冲压缩级，链的任务是从噪声中提取出信号，特别是那些可能承载了环境中实际目标信息的信号。然后，重点从信号转向它们所代表的目标，任务的本质发生了改变。

从信号到目标

脉冲压缩是这一抽象过程的开始。在时间域或者频域，脉冲压缩器一般通过自相关找到有可能含有发送啁啾的波形。然后，它采用脉冲目标来表示这些波形 —— 含有到达时间、频率和相位以及其他相关数据的数据包。从这里开始，接收链会处理这一数据包而不是接收到的信号。

下一步一般是多普勒处理。首先，脉冲被送入方格阵列中（图 3 ）。在阵列中，每一列含有从某一发射器啁啾返回的脉冲。阵列中会有很多列，这取决于系统能够承受多大的延时。阵列中的行表示返回切换时间：距离阵列的 x 轴越远，发射器啁啾和接收脉冲到达时间之间的延时就越大。这样，延时方格也代表了与某一脉冲反射的目标的距离。

图 3 。多普勒处理方格。

把一系列啁啾脉冲置入到正确的方格中后，多普勒处理程序水平移动数据 —— 观察从一个目标返回的脉冲随时间的变化，提取出相对速度和目标头部信息。这一处理方法需要很大的环形缓冲，无论某一多普勒算法一次能够处理多少方格，缓冲都能够容纳所有的方格。

先进系统在阵列中增加了另一个维度。通过把天线划分成子阵列，系统可以同时发送多个波束，然后，使用相同的多旁瓣天线方向图设置接收器进行监听。或者，系统通过聚束或者使用合成孔径方法来扫描波束。现在，当装入压缩后的脉冲时，系统建立一个三维方格阵列：一个轴上是发送脉冲，第二个是返回延时，第三个是波束方位（图 4 ）。现在，对于每一路脉冲，我们有两维或者三维方格阵列，同时表示距离和方向 —— 表示物理空间。这种存储器的排列是空时自适应处理（STAP）的起点。

图 4 。多维方格为STAP建立矩阵。

这一术语可以解释为：“ 空时” ，数据组在 3D 空间统一了目标的位置，含有与目标相关的啁啾时间。之所以是“自适应”，是因为算法从数据中获得自适应滤波。

概念上，实际情况也是如此，构成自适应滤波器是一个矩阵求逆过程：这一数据要与哪一矩阵相乘，得到噪声中隐藏的结果？据Altera资深技术营销经理Michael Parker，推测的隐藏方向图信息可能来自多普勒处理过程发现的种子，从其他传感器采集的数据，或者来自智能数据。运行在 CPU 下游的算法把假设的方向图插入到矩阵方程中，解出能够产生预期数据的滤波函数。

很显然，在这一点，计算负载非常大。反变换算法需要的动态范围要求进行浮点计算。对于战斗环境中一个实际的中等规模系统，必须实时进行处理，Parker估算了STAP负载会达到几个 TFLOPS 。在采用了低分辨率、窄动态范围的系统中，实时性要求并不高，例如，简单的汽车辅助驾驶系统或者合成孔径映射系统等，这一负载会显著减小。

从 STAP ，信息进入到通用CPU中，复杂但是数字计算量小，软件尝试对目标进行分类，构建环境模型，估算威胁所在，或者告诉 *** 作员，或者直接采取紧急措施。在这一点，我们不但在信号处理域处理信号，而且还进入了人工智能领域。

两种体系结构

从一名经验丰富的雷达系统设计师的角度看，我们还只是肤浅的了解了 AESA 战斗雷达。这一参考方法把网络看成是相对静态的 DSP 链，都连接至STA 模块，其本身是软件受控的矩阵算术单元。除此之外，从 DSP 专家的角度看，是一组 CPU 内核。

莱斯大学的 Gene Frantz 教授提出的第一个问题是，定义真实环境的 I/O 。第二个问题是选择 CPU 。 Frantz 注意到，“很少只有一个 CPU 。更常见的是异构多处理系统。” Frantz 建议这一方法不从 MATLAB 中的 DSP 函数开始，而是从 C 语言中描述的完整系统开始。然后，以 CPU 为中心的设计人员不是定义设计中 DSP 和 CPU 域之间的硬件边界，而是“不断优化并加速 C 代码。”

实际结果可能与以 DSP 为中心的方法完全不同。例如，以 CPU 为中心的方法一开始假设在一片通用 CPU 上执行所有工作。如果速度不够快，这一方法转向多片 CPU ，共享一个分层的连续存储器。只有当多核不足以完成任务时，这一方法才转向优化的硬件加速。

相似的，以 CPU 为中心的设计从假设一个统一的存储器开始。它为每一个处理器分配连续高速缓存，为加速分配本地工作存储器。它开始时并不假设任何硬件流水线，也不把任务混合映射到硬件资源上。

在要求最严格的应用中，同一个系统设计可能会同时采用两种体系结构方法。几乎每一任务严格的带宽和计算需求都导致采用专用硬件流水线和存储器例化。要求大幅度降低功耗可能会迫使做出采用高精度数字方法的决定，这使得在任务之间共享硬件变得越来越复杂。

精度是 Frantz 强调的一点。他指出，“把有效位数减少一半使您能够将性能提高一个量级。”为降低功耗，您可以对以上这些做出牺牲或者部分牺牲。

Frantz 指出了关于模拟 / 数字边界的问题。他说：“我们需要重新考虑模拟信号处理。三十年以前，我们开始告诉系统设计人员只要做好数据转换就行，我们采用数字方法完成其他所有工作。但是实际上，在 8 位分辨率，模拟和数字方法大概是相同的。模拟是不是更好一些？这取决于在您的系统中，‘更好‘的含义是什么。”

地球物理测绘或者自动陆地车辆系统使用的合成孔径雷达等窄带系统会采用与战斗雷达完全不同的体系结构。它可以使用模拟滤波器、上变频器 / 下变频器以及聚束功能来完成一个宽带存储器系统的所有后续处理工作，还使用具有浮点加速和动态负载均衡功能的多个异构处理器（图 5 ）。