半导体厂商如何做芯片的出厂测试？

封装之后的测试不熟，有FT、SLT等，具体不详，yield map一类，以前在fab的时候，看到的是结果，具体测法不详，说一下fab芯片制造完成之后的测试吧。

1，出厂必测的WAT，wafer acceptance test，主要是电性能测试，每一类晶体管的参数，电压电容电阻等，每一层金属的电阻，层间的电容等，12寸厂的晶圆抽测9颗样点，均匀分布在整个wafer上，答主熟悉的55nm技术，每一个样点上必测70~120个参数，整片wafer测完约需要10~15分钟，设备主要是安捷伦和东电的；

2，在晶圆制造过程中监测膜厚、线宽等，膜厚是13点，线宽是9点；

3，光学镜头芯片还会测试wafer的翘曲度、整体厚度值，要配合后端芯片的再制备；

4，在测试芯片（非生产性正常检测）的时候，还会测试NBTI、TDDB、GOV等；

5，其他根据芯片特性的测试。

金属应变计的工作机理是所谓几何效应：当应变计拉长时，则其截面积减小，从而造成电阻增大。金属应变计主要是采用康铜之类的Cu-Ni合金来制作，往往采用弯曲的条状结构。这种应变计在较小的功耗下具有较大的灵敏度和较大的电阻。

半导体应变计的工作机理，除了几何效应以外，还有更为重要的所谓压阻效应(压电效应)：当应变计拉长或者缩短时，半导体的载流子迁移率将发生变化，则导致电阻变化。半导体应变计主要是采用Si来制作，常常采用扩散或者离子注入式的结构，这与IC工艺兼容。这种应变计具有较好的温度稳定性、更好的线性度、更大的应变范围和使用灵活（如易于附着在弯曲表面上）。为了提高灵敏度和线性度，往往采用p型半导体（不用n型半导体）；而且为了提高温度稳定性，多半采用高掺杂半导体（1020cm-3，但要折中考虑灵敏度）。

在应力作用下，应变计的长度L、面积A和电阻率ρ都将发生变化，这就造成电阻R发生变化，其电阻变化率为

ΔR/R = (ΔL/L)-(ΔA/A)+(Δρ/ρ) = e(1+2n+P)

式中e=ΔL/L是应变，n是Poisson比，P是表征压阻效应大小性能的参量（称为量规因子，P = (Δρ/ρ)/(ΔL/L) ）。

根据半导体压阻效应，对于p型Si的[110]晶向的压阻应变计有Δρ/ρ ≈ σL Y eL，则得到：

P = (ΔR/R)/(ΔL/L) ≈ (Δρ/ρ)/e ≈ Y σL

其中的σL是纵向（沿着[110]晶向）的压阻系数，Y是杨氏d性模量。

在一定应变下，电阻的变化越大，应变计的灵敏度也就越高，因此可把单位应变时的DR/R定义为应变灵敏度G，即有：

G = (ΔR/R)/e = 1+2n+P

量规因子P越大，压阻应变计的灵敏度就越高。对于p型Si[110]压阻应变计，因为σL≈72×10-11Pa-1，Y≈170GPa，则得到P≈122；而对于金属的压阻应变计，则量规因子很小，只有P≈1.7。因此见到，半导体压阻应变计的灵敏度要远高于金属应变计。

半导体应变片最突出的优点是灵敏度高，这为它的应用提供了有利条件。另外，由于机械滞后小、横向效应小以及它本身体积小等特点，扩大了半导体应变片的使用范围。其最大的缺点是温度稳定性差、灵敏度离散程度大（由于晶向、杂质等因素的影响）以及在较大应变作用下非线性误差大等，给使用带来一定困难。

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