推进半导体技术发展的五大趋势

过去几十年，全球半导体行业增长主要受台式机、笔记本电脑和无线通信产品等尖端电子设备的需求，以及基于云计算兴起的推动。这些增长将继续为高性能计算市场领域开发新应用程序。

首先，5G将让数据量呈指数级增长。我们需要越来越多的服务器来处理和存储这些数据。2020年Yole报告，这些服务器核心的高端CPU和GPU的复合年增长率有望达到29%。它们将支持大量的数据中心应用，比如超级计算和高性能计算服务。在云 游戏 和人工智能等新兴应用的推动下，GPU预计将实现更快增长。例如，2020年3月，互联网流量增长了近50%，法兰克福的商业互联网数据交换创下了数据吞吐量超过每秒9.1兆兆位的新世界纪录。

第二个主要驱动因素是移动SoC——智能手机芯片。这个细分市场增长虽然没有那么快, 但这些SoC在尺寸受限的芯片领域对更多功能的需求，将推动进一步技术创新。

除了逻辑、内存和3D互联的传统维度扩展之外，这些新兴应用程序将需要利用跨领域的创新。这需要在器件、块和SoC级别进行新模块、新材料和架构的改变，以实现在系统级别的效益。我们将这些创新归纳为半导体技术的五大发展趋势。

趋势一:摩尔定律还有用，将为半导体技术续命8到10年…

在接下来的8到10年里，CMOS晶体管的密度缩放将大致遵循摩尔定律。这将主要通过EUV模式和引入新器件架构来实现逻辑标准单元缩放。

在7nm技术节点上引入了极紫外(EUV)光刻，可在单个曝光步骤中对一些最关键的芯片结构进行了设计。在5nm技术节点之外(即关键线后端(BEOL)金属节距低于28-30nm时)，多模式EUV光刻将不可避免地增加了晶圆成本。最终，我们希望高数值孔径(High-NA) EUV光刻技术能够用于行业1nm节点的最关键层上。这种技术将推动这些层中的一些多图案化回到单图案化，从而提供成本、产量和周期时间的优势。

Imec对随机缺陷的研究对EUV光刻技术的发展具有重要意义。随机打印故障是指随机的、非重复的、孤立的缺陷，如微桥、局部断线、触点丢失或合并。改善随机缺陷可使用低剂量照射，从而提高吞吐量和成本。

为了加速高NA EUV的引入，我们正在安装Attolab，它可以在高NA EUV工具面世之前测试一些关键的高NA EUV材料(如掩膜吸收层和电阻)。目前Attolab已经成功地完成了第一阶段安装，预计在未来几个月将出现高NA EUV曝光。

除了EUV光刻技术的进步之外，如果没有前沿线端(FEOL)设备架构的创新，摩尔定律就无法延续。如今，FinFET是主流晶体管架构，最先进的节点在6T标准单元中有2个鳍。然而，将鳍片长度缩小到5T标准单元会导致鳍片数量减少，标准单元中每个设备只有一个鳍片，导致设备的单位面积性能急剧下降。这里，垂直堆叠纳米薄片晶体管被认为是下一代设备，可以更有效地利用设备占用空间。另一个关键的除垢助推器是埋地动力轨(BPR)。埋在芯片的FEOL而不是BEOL，这些BPR将释放互连资源路由。

将纳米片缩放到2nm一代将受到n-to-p空间约束的限制。Imec设想将Forksheet作为下一代设备。通过用电介质墙定义n- p空间，轨道高度可以进一步缩放。与传统的HVH设计相反，另一个有助于提高路由效率的标准单元架构发展是针对金属线路的垂直-水平-垂直(VHV)设计。最终通过互补场效应晶体管(CFET)将标准cell缩小到4T，之后充分利用cell层面上的第三维度，互补场效应晶体管通过将n-场效应晶体管与p-场效应晶体管折叠。

趋势2: 在固定功率下，逻辑性能的提高会慢下来

有了上述的创新，我们期望晶体管密度能遵循摩尔所规划的路径。但是在固定电源下，节点到节点的性能改进——被称Dennard缩放比例定律，Dennard缩放比例定律（Dennard scaling）表明，随着晶体管变得越来越小，它们的功率密度保持不变，因此功率的使用与面积成比例；电压和电流的规模与长度成比例。

世界各地的研究人员都在寻找方法来弥补这种减速，并进一步提高芯片性能。上述埋地电力轨道预计将提供一个性能提高在系统水平由于改进的电力分配。此外，imec还着眼于在纳米片和叉片装置中加入应力，以及提高中线的接触电阻(MOL)。

二维材料如二硫化钨(WS2)在通道中有望提高性能，因为它们比Si或SiGe具有更强的栅长伸缩能力。其中基于2d的设备架构包括多个堆叠的薄片非常有前景，每个薄片被一个栅极堆叠包围并从侧面接触。模拟表明，这些器件在1nm节点或更大节点上比纳米片的性能更好。为了进一步改善这些器件的驱动电流，我们着重改善通道生长质量，在这些新材料中加入掺杂剂和提高接触电阻。我们试图通过将物理特性(如生长质量)与电气特性相关联来加快这些设备的学习周期。

除了FEOL, 走线拥挤和BEOL RC延迟，这些已经成为性能改善的重要瓶颈。为了提高通径电阻，我们正在研究使用Ru或Mo的混合金属化。我们预计半镶嵌(semi-damascene)金属化模块可同时改善紧密距金属层的电阻和电容。半镶嵌(semi-damascene) 可通过直接模式和使用气隙作为介电在线路之间(控制电容增加)

允许我们增加宽高比的金属线(以降低电阻)。同时，我们筛选了各种替代导体，如二元合金，它作为‘good old’ Cu的替代品，以进一步降低线路电阻。

趋势3:3D技术使更多的异构集成成为可能

在工业领域，通过利用2.5D或3D连接的异构集成来构建系统。这些有助于解决内存问题，可在受形状因素限制的系统中添加功能，或提高大型芯片系统的产量。随着逻辑PPAC(性能-区域-成本)的放缓，SoC 的智能功能分区可以提供另一个缩放旋钮。一个典型的例子是高带宽内存栈(HBM)，它由堆叠的DRAM芯片组成，这些芯片通过短的interposer链路直接连接到处理器芯片，例如GPU或CPU。最典型的案例是Intel Lakefield CPU上的模对模堆叠， AMD 7nm Epyc CPU。在未来，我们希望看到更多这样的异构SOC，它是提高芯片性能的最佳桥梁。

在imec，我们通过利用我们在不同领域(如逻辑、内存、3D…)所进行的创新，在SoC级别带来了一些好处。为了将技术与系统级别性能联系起来，我们建立了一个名为S-EAT的框架(用于实现高级技术的系统基准测试)。这个框架可评估特定技术对系统级性能的影响。例如:我们能从缓存层次结构较低级别的片上内存的3D分区中获益吗?如果SRAM被磁存储器(MRAM)取代，在系统级会发生什么?

为了能够在缓存层次结构的这些更深层次上进行分区，我们需要一种高密度的晶片到晶片的堆叠技术。我们已经开发了700nm间距的晶圆-晶圆混合键合，相信在不久的将来，键合技术的进步将使500nm间距的键合成为可能。

通过3D集成技术实现异质集成。我们已经开发了一种基于sn的微突起互连方法，互连间距降低到7µm。这种高密度连接充分利用了透硅通孔技术的潜力，使>16x更高的三维互联密度在模具之间或模具与硅插接器之间成为可能。这样就大大降低了对HBM I/O接口的SoC区域需求(从6 mm2降至1 mm2)，并可能将HBM内存栈的互连长度缩短至多1 mm。使用混合铜键合也可以将模具直接与硅结合。我们正在开发3µm间距的模具到晶圆的混合键合，它具有高公差和放置精度。

由于SoC变得越来越异质化，一个芯片上的不同功能(逻辑、内存、I/O接口、模拟…)不需要来自单一的CMOS技术。对不同的子系统采用不同的工艺技术来优化设计成本和产量可能更有利。这种演变也可以满足更多芯片的多样化和定制化需求。

趋势4:NAND和DRAM被推到极限非易失性存储器正在兴起

内存芯片市场预测显示，2020年内存将与2019年持平——这一变化可能部分与COVID-19减缓有关。2021年后，这个市场有望再次开始增长。新兴非易失性存储器市场预计将以>50%的复合年增长率增长，主要受嵌入式磁随机存取存储器(MRAM)和独立相变存储器(PCM)的需求推动。

NAND存储将继续递增，在未来几年内可能不会出现颠覆性架构变化。当今最先进的NAND产品具有128层存储能力。由于晶片之间的结合，可能会产生更多的层，从而使3D扩展继续下去。Imec通过开发像钌这样的低电阻字线金属，研究备用存储介质堆，提高通道电流，并确定控制压力的方法来实现这一路线图。我们还专注于用更先进的FinFET器件取代NAND外围的平面逻辑晶体管。我们正在 探索 3D FeFET与新型纤锌矿材料，作为3D NAND替代高端存储应用。作为传统3D NAND的替代品，我们正在评估新型存储器的可行性。

对于DRAM，单元缩放速度减慢，EUV光刻可能需要改进图案。三星最近宣布EUV DRAM产品将用于10nm (1a)级。除了 探索 EUV光刻用于关键DRAM结构的模式，imec还为真正的3D DRAM解决方案提供了构建模块。

在嵌入式内存领域，我通过大量的努力来理解并最终拆除所谓的内存墙，CPU从DRAM或基于SRAM的缓存中访问数据的速度有多快?如何确保多个CPU核心访问共享缓存时的缓存一致性?限制速度的瓶颈是什么? 我们正在研究各种各样的磁随机存取存储器(MRAM)，包括自旋转移转矩(STT)-MRAM，自旋轨道转矩(SOT)-MRAM和电压控制磁各向异性(VCMA)-MRAM)，以潜在地取代一些传统的基于SRAM的L1、L2和L3缓存(图4)。每一种MRAM存储器都有其自身的优点和挑战，并可能通过提高速度、功耗和/或内存密度来帮助我们克服内存瓶颈。为了进一步提高密度，我们还在积极研究可与磁隧道结相结合的选择器，这些是MRAM的核心。

趋势5:边缘人工智能芯片行业崛起

边缘 AI预计在未来五年内将实现100%的增长。与基于云的人工智能不同，推理功能是嵌入在位于网络边缘的物联网端点(如手机和智能扬声器)上的。物联网设备与一个相对靠近边缘服务器进行无线通信。该服务器决定将哪些数据发送到云服务器(通常是时间敏感性较低的任务所需的数据，如重新培训)，以及在边缘服务器上处理哪些数据。

与基于云的AI(数据需要从端点到云服务器来回移动)相比，边缘 AI更容易解决隐私问题。它还提供了响应速度和减少云服务器工作负载的优点。想象一下，一辆需要基于人工智能做出决定的自动 汽车 。由于需要非常迅速地做出决策，系统不能等待数据传输到服务器并返回。考虑到通常由电池供电的物联网设备施加的功率限制，这些物联网设备中的推理引擎也需要非常节能。

今天，商业上可用的边缘 AI芯片，加上快速GPU或ASIC，可达到1-100 Tops/W运算效率。对于物联网的实现，将需要更高的效率。Imec的目标是证明推理效率在10.000个Tops /W。

通过研究模拟内存计算架构，我们正在开发一种不同的方法。这种方法打破了传统的冯·诺伊曼计算模式，基于从内存发送数据到CPU(或GPU)进行计算。使用模拟内存计算，节省了来回移动数据的大量能量。2019年，我们演示了基于SRAM的模拟内存计算单元(内置22nm FD-SOI技术)，实现了1000Tops/W的效率。为了进一步提高到10.000Tops/W，我们正在研究非易失性存储器，如SOT-MRAM, FeFET和基于IGZO（铟镓锌氧化物）的存储器。

引言：半导体行业的发展是非常迅速的，而且这方面的人才也很稀缺。尤其是在信息技术发展的今天，半导体产业对于整个社会而言都有着举足轻重的作用，那么半导体产业对社会的进步到底有着怎样的影响呢？

对通讯技术的作用

其实人们经常使用的电脑很多时候都是一个简简单单的组装里面最重要的就是那个芯片芯片就相当于说是电脑的大脑，如果说没有芯片的话，电脑就像是一个简单的机器，是没有办法实现智能化 *** 作的。而芯片就是我们所说的集成电路必须要制作在半导体上面，半导体是最合适实现晶体管的材料，其实集成电路就可以看成是无限缩小的电路，人们在家庭生活中也可以看到很多电路的。但是这些电路体积都太大了，对于电脑这种高度集成化的机器来说是没有办法适应的，于是就通过半导体来搭载机体管材料，从而形成了集成电路，集成电路里面就可以形成各种各样的指令来让电脑完成各种各样的任务。所以说现代智能计算机的发展离不开集成电路的发展，也就离不开半导体的发展，半导体的制作工艺是集成电路以及计算机发展的重中之重，如果说没有掌握这项工艺的话，那就相当于自己没有办法制作出一个聪明的电脑。

对于材料科学的作用

实际上半导体的发展也是经历了很多阶段的刚开始的半导体材料为元素半导体，这个时候半导体刚刚发现，而且主要是以硅材料为主的元素。半导体之后人们又制作了一个化合物半导体化合物，半导体的体积更小，而且效应更强。后来又发明了一个氮化物为主的半导体材料，这个半导体材料的材质是更好的，所以也体现了材料科学的发展。

日前，三星半导体博客刊发了一篇TECHnalysis Research公司总裁兼首席分析师Bob O'Donnell的文章，他提出了他对于过渡到全新Gate-All-Around晶体管结构的看法。通过重新思考和重新构建基本的晶体管设计，Bob认为技术行业可以期待几代工艺技术的改进，同时减少半导体尺寸和功率要求，以及提高半导体性能。

任何关注半导体行业的人都知道芯片性能提升的速度开始放缓。与此同时，工艺公司已经讨论了他们减少制造芯片尺寸时面临的一些挑战。虽然通常与摩尔定律的继续发展有关，但更多是伴随着半导体工艺节点尺寸的减小，影响性能的因素会持续增加。

就在几个月前，三星半导体的代工业务宣布了晶体管设计方面的一项重大新进展，称为Gate-All-Around（GAA），它有望在未来几年保持晶体管级半导体的发展。从根本上说，GAA提供了对基本晶体管设计的重新思考和重新架构，其中晶体管内部的硅通道完全被栅极材料包围，而不是像三极一样被栅极材料覆盖，就像FinFET设计一样，这种设计可以增加晶体管密度，同时增加沟道的缩放潜力。

整个 科技 行业都在期待着半导体工艺的改进，这些进步将继续降低半导体尺寸和功率，并提高半导体性能。GAA与极紫外光（EUV）光刻技术一起被认为是半导体制造领域下一个主要技术进步，这为芯片行业提供了从7nm到5nm到3nm工艺节点的清晰路径。

从技术上讲，由于GAA FET技术降低了电压，这也为半导体代工业务提供了一种超越FinFET设计的方法。随着晶体管不断缩小，电压调节已被证明是最难克服的挑战之一，但GAA采用的新设计方法减少了这个问题。 GAA晶体管的一个关键优势是能够降低电压缩放造成的功耗，同时还能提高性能。这些改进的具体时间表可能不会像行业过去那么快，但至少关于它们是否会到来的不确定性现在可能会逐渐改观。对于芯片和器件制造商而言，这些技术进步为半导体制造业的未来提供了更清晰的视角，并且应该让他们有信心推进积极的长期产品计划。

GAA的时机也是 科技 行业的偶然因素。直到最近，半导体行业的大多数进步都集中在单个芯片或单片SOC（片上系统）设计上，这些设计都基于单个工艺节点尺寸构建的硅芯片。当然，GAA将为这些类型的半导体提供重要的好处。此外，随着新的“小芯片”SOC设计的势头增加，这些设计结合了几个可以在不同工艺节点上构建的较小芯片组件，很容易被误解为晶体管级增强不会带来太多的价值。实际上，有些人可能会争辩说，随着单片SOC被分解成更小的部分，对较小的制造工艺节点的需求就会减少。然而，事实是更复杂，更细微。为了使基于芯片组的设计真正成功，业界需要改进某些芯片组件的工艺技术，并改进封装和互连，以将这些元件和所有其他芯片组件连接在一起。

重要的是要记住，最先进的小芯片组件正变得越来越复杂。这些新设计要求3mm GAA制造所能提供的晶体管密度。例如，特定的AI加速，以及日益复杂的CPU，GPU，FPGA架构需要他们能够集中处理的所有处理能力。因此，虽然我们会继续看到某些半导体元件停止在工艺节点的路线图中，并以更大的工艺尺寸稳定下来，但对关键部件的持续工艺缩减的需求仍然有增无减。

科技 行业对半导体性能改进的依赖已经变得如此重要，以至于工艺技术的潜在放缓引起了相当多的关注，甚至对可能对整个 科技 世界产生的影响产生负面影响。虽然GAA所带来的进步甚至没有使该行业完全解决了挑战，但它们足以提供行业所需的发展空间以保持其继续前进。

据businesskorea报道，代工咨询公司IBS 5月15日宣布，三星电子在 GAA技术方面领先台积电(TSMC)一年，领先英特尔(Intel)两到三年。GAA技术是下一代非存储半导体制造技术，被视为代工行业的突破者。

三星已被评估在FinFET工艺方面领先于全球最大的代工企业台积电。FinFET工艺目前是主流的非存储半导体制造工艺。

这意味着三星在当前和下一代代工技术上都领先于竞争对手。

三星于当地时间5月14日在美国Santa Clara举行的2019年三星代工论坛上宣布，将于明年完成GAA工艺开发，并于2021年开始批量生产。

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