一般不超过20%，大部分集中在十几吧，也要看片子的loading的，loading大的话，量测的比率相对就低一些。万一有哪个部分down机了，那量测有的时候一天都没事干。呵呵。我们以前就遇到过一次。MOSFET的核心：金属—氧化层—半导体电容当一个
电压施加在MOS电容的两端时，半导体的电荷分布也会跟着改变。考虑一个p-type的半导体（电洞浓度为NA）形成的MOS电容，当一个正的电压VGB施加在
栅极与基极端（如图）时，电洞的浓度会减少，电子的浓度会增加。当VGB够强时，接近栅极端的电子浓度会超过电洞。这个在p-type半导体中，电子浓度（带负电荷）超过电洞（带正电荷）浓度的区域，便是所谓的反转层（inversion layer）。MOS电容的特性决定了MOSFET的 *** 作特性，但是一个完整的MOSFET结构还需要一个提供多数载子（majority carrier）的源极以及接受这些多数载子的漏极。MOSFET的结构如前所述，MOSFET的核心是位于中央的MOS电容，而左右两侧则是它的源极与漏极。源极与漏极的特性必须同为n-type（即NMOS）或是同为p-type（即PMOS）。左图NMOS的源极与漏极上标示的“N+”代表着两个意义：(1)N代表掺杂（doped）在源极与漏极区域的杂质极性为N；（2）“+”代表这个区域为高掺杂浓度区域（heavily doped region），也就是此区的电子浓度远高于其他区域。在源极与漏极之间被一个极性相反的区域隔开，也就是所谓的基极（或称基体）区域。如果是NMOS，那么其基体区的掺杂就是p-type。反之对PMOS而言，基体应该是n-type，而源极与漏极则为p-type（而且是重掺杂的P+）。基体的掺杂浓度不需要如源极或漏极那么高，故在左图中没有“+”。对这个NMOS而言，真正用来作为通道、让载子通过的只有MOS电容正下方半导体的表面区域。当一个正电压施加在栅极上，带负电的电子就会被吸引至表面，形成通道，让n-type半导体的多数载子—电子可以从源极流向漏极。如果这个电压被移除，或是放上一个负电压，那么通道就无法形成，载子也无法在源极与漏极之间流动。假设 *** 作的对象换成PMOS，那么源极与漏极为p-type、基体则是n-type。在PMOS的栅极上施加负电压，则半导体上的电洞会被吸引到表面形成通道，半导体的多数载子—电洞则可以从源极流向漏极。假设这个负电压被移除，或是加上正电压，那么通道无法形成，一样无法让载子在源极和漏极间流动。特别要说明的是，源极在MOSFET里的意思是“提供多数载子的来源”。对NMOS而言，多数载子是电子；对PMOS而言，多数载子是电洞。相对的，漏极就是接受多数载子的端点。MOSFET的 *** 作模式NMOS的漏极
电流与漏极电压之间在不同VGS − Vth的关系MOSFET在线性区 *** 作的截面图MOSFET在饱和区 *** 作的截面图依照在MOSFET的栅极、源极，与漏极等三个端点施加的“偏压”（bias）不同，一个常见的加强型（enhancement mode）n-type MOSFET有下列三种 *** 作区间：线性区（三极区）（linear or triode region）当VGS>Vth、且VDSμn是载子迁移率（carrier mobility）、W是MOSFET的栅极宽度、L是MOSFET的栅极长度，而Cox则是栅极氧化层的单位电容大小。在这个区域内，MOSFET的电流—电压关系有如一个线性方程式，因而称为线性区。饱和区（saturation region）当VGS>Vth、且VDS>VGS-Vth，这颗MOSFET为导通的状况，也形成了通道让电流通过。但是随着漏极电压增加，超过栅极电压时，会使得接近漏极区的反转层电荷为零，此处的通道消失（如图），这种状况称之为“夹止”（pinch-off）。在这种状况下，由源极出发的载子经由通道到达夹止点时，会被注入漏极周围的空间电荷区（space charge region），再被电场扫入漏极。此时通过MOSFET的电流与其漏极—源极间的电压且VDS无关，只与栅极电压有关，关系式如下：上述的公式也是理想状况下，MOSFET在饱和区 *** 作的电流与电压关系式。事实上在饱和区的MOSFET漏极电流会因为通道长度调变效应（channel length modulation effect）而改变，并非与且VDS全然无关。考虑通道长度调变效应之后的饱和区电流—电压关系式如下：关于通道长度调变效应的成因与影响将在后面叙述。截止区（次临界区）（cut-off or sub-threshold region）当栅极和源极间的电压VGS（G代表栅极，S代表源极）小于一个称为临界电压（threshold voltage, Vth）的值时，这个MOSFET是处在“截止”（cut-off）的状态，电流无法流过这个MOSFET，也就是这个MOSFET不导通。但事实上当VGS在一些拥有大量MOSFET的集成电路产品，如DRAM，次临限电流往往会造成额外的能量或功率消耗。基板效应在集成电路中的MOSFET组件可能会出现基极与源极并不直接相连的状况，这种状况造成的副作用称为基板效应（body effect）。MOSFET受到基板效应的影响，临界电压会有所改变，公式如下：,VTO是基极与源极之间无电位差时的临界电压，γ是基板效应参数，2φ则是与半导体能阶相关的参数。[编辑] MOSFET在电子电路上应用的优势MOSFET在1960年由贝尔实验室（Bell Lab.）的D. Kahng和 Martin Atalla首次实现成功，这种组件的 *** 作原理和1947年萧克利（William Shockley）等人发明的双载子接面晶体管（Bipolar Junction Transistor,BJT）截然不同，且因为制造成本低廉与使用面积较小、高集成度的优势，在大型集成电路（Large-Scale Integrated Circuits, LSI）或是超大型集成电路（Very Large-Scale Integrated Circuits, VLSI）的领域里，重要性远超过BJT。近年来由于MOSFET组件的性能逐渐提升，除了传统上应用于诸如微处理器、单片机等数字信号处理的场合上，也有越来越多模拟信号处理的集成电路可以用MOSFET来实现，以下分别介绍这些应用。[编辑] 数字电路数字科技的进步，如微处理器运算效能不断提升，带给深入研发新一代MOSFET更多的动力，这也使得MOSFET本身的 *** 作速度越来越快，几乎成为各种半导体主动组件中最快的一种。MOSFET在数字信号处理上最主要的成功来自CMOS逻辑电路的发明，这种结构最大的好处是理论上不会有静态的功率损耗，只有在逻辑门（logic gate）的切换动作时才有电流通过。CMOS逻辑门最基本的成员是CMOS反相器（inverter），而所有CMOS逻辑门的基本 *** 作都如同反相器一样，同一时间内必定只有一种晶体管（NMOS或是PMOS）处在导通的状态下，另一种必定是截止状态，这使得从电源端到接地端不会有直接导通的路径，大量节省了电流或功率的消耗，也降低了集成电路的发热量。MOSFET在数字电路上应用的另外一大优势是对直流（DC）信号而言，MOSFET的栅极端阻抗为无限大（等效于开路），也就是理论上不会有电流从MOSFET的栅极端流向电路里的接地点，而是完全由电压控制栅极的形式。这让MOSFET和他们最主要的竞争对手BJT相较之下更为省电，而且也更易于驱动。在CMOS逻辑电路里，除了负责驱动芯片外负载（off-chip load）的驱动器（driver）外，每一级的逻辑门都只要面对同样是MOSFET的栅极，如此一来较不需考虑逻辑门本身的驱动力。相较之下，BJT的逻辑电路（例如最常见的TTL）就没有这些优势。MOSFET的栅极输入电阻无限大对于电路设计工程师而言亦有其他优点，例如较不需考虑逻辑门输出端的负载效应（loading effect）。[编辑] 模拟电路有一段时间，MOSFET并非模拟电路设计工程师的首选，因为模拟电路设计重视的性能参数，如晶体管的转导（transconductance）或是电流的驱动力上，MOSFET不如BJT来得适合模拟电路的需求。但是随着MOSFET技术的不断演进，今日的CMOS技术也已经可以符合很多模拟电路的规格需求。再加上MOSFET因为结构的关系，没有BJT的一些致命缺点，如热破坏（thermal runaway）。另外，MOSFET在线性区的压控电阻特性亦可在集成电路里用来取代传统的多晶硅电阻（poly resistor），或是MOS电容本身可以用来取代常用的多晶硅—绝缘体—多晶硅电容（PIP capacitor），甚至在适当的电路控制下可以表现出电感（inductor）的特性，这些好处都是BJT很难提供的。也就是说，MOSFET除了扮演原本晶体管的角色外，也可以用来作为模拟电路中大量使用的被动组件（passive device）。这样的优点让采用MOSFET实现模拟电路不但可以满足规格上的需求，还可以有效缩小芯片的面积，降低生产成本。随着半导体制造技术的进步，对于集成更多功能至单一芯片的需求也跟着大幅提升，此时用MOSFET设计模拟电路的另外一个优点也随之浮现。为了减少在印刷电路板（Printed Circuit Board, PCB）上使用的集成电路数量、减少封装成本与缩小系统的体积，很多原本独立的模拟芯片与数字芯片被集成至同一个芯片内。MOSFET原本在数字集成电路上就有很大的竞争优势，在模拟集成电路上也大量采用MOSFET之后，把这两种不同功能的电路集成起来的困难度也显著的下降。另外像是某些混合信号电路（Mixed-signal circuits），如模拟/数字转换器（Analog-to-Digital Converter, ADC），也得以利用MOSFET技术设计出效能更好的产品。近年来还有一种集成MOSFET与BJT各自优点的制程技术：BiCMOS（Bipolar-CMOS）也越来越受欢迎。BJT组件在驱动大电流的能力上仍然比一般的CMOS优异，在可靠度方面也有一些优势，例如不容易被“静电放电”（ESD）破坏。所以很多同时需要复噪声号处理以及强大电流驱动能力的集成电路产品会使用BiCMOS技术来制作。[编辑] MOSFET的尺寸缩放过去数十年来，MOSFET的尺寸不断地变小。早期的集成电路MOSFET制程里，通道长度约在几个微米（micrometer）的等级。但是到了今日的集成电路制程，这个参数已经缩小了几十倍甚至超过一百倍。2008年初，Intel开始以45纳米（nanometer）的技术来制造新一代的微处理器，实际的组件通道长度可能比这个数字还小一些。至90年代末，MOSFET尺寸不断缩小，让集成电路的效能大大提升，而从历史的角度来看，这些技术上的突破和半导体制程的进步有着密不可分的关系。[编辑] 为何要把MOSFET的尺寸缩小基于以下几个理由，我们希望MOSFET的尺寸能越小越好。越小的MOSFET象征其通道长度减少，让通道的等效电阻也减少，可以让更多电流通过。虽然通道宽度也可能跟着变小而让通道等效电阻变大，但是如果能降低单位电阻的大小，那么这个问题就可以解决。MOSFET的尺寸变小意味着栅极面积减少，如此可以降低等效的栅极电容。此外，越小的栅极通常会有更薄的栅极氧化层，这可以让前面提到的通道单位电阻值降低。不过这样的改变同时会让栅极电容反而变得较大，但是和减少的通道电阻相比，获得的好处仍然多过坏处，而MOSFET在尺寸缩小后的切换速度也会因为上面两个因素加总而变快。MOSFET的面积越小，制造芯片的成本就可以降低，在同样的封装里可以装下更高密度的芯片。一片集成电路制程使用的晶圆尺寸是固定的，所以如果芯片面积越小，同样大小的晶圆就可以产出更多的芯片，于是成本就变得更低了。虽然MOSFET尺寸缩小可以带来很多好处，但同时也有很多负面效应伴随而来。[编辑] MOSFET的尺寸缩小后出现的困难把MOSFET的尺寸缩小到一微米以下对于半导体制程而言是个挑战，不过现在的新挑战多半来自尺寸越来越小的MOSFET组件所带来过去不曾出现的物理效应。[编辑] 次临限传导由于MOSFET栅极氧化层的厚度也不断减少，所以栅极电压的上限也随之变少，以免过大的电压造成栅极氧化层崩溃（breakdown）。为了维持同样的性能，MOSFET的临界电压也必须降低，但是这也造成了MOSFET越来越难以完全关闭。也就是说，足以造成MOSFET通道区发生弱反转的栅极电压会比从前更低，于是所谓的次临限电流（subthreshold current）造成的问题会比过去更严重，特别是今日的集成电路芯片所含有的晶体管数量剧增，在某些VLSI的芯片，次临限传导造成的功率消耗竟然占了总功率消耗的一半以上。不过反过来说，也有些电路设计会因为MOSFET的次临限传导得到好处，例如需要较高的转导/电流转换比（transconductance-to-current ratio）的电路里，利用次临限传导的MOSFET来达成目的的设计也颇为常见。[编辑] 芯片内部连接导线的寄生电容效应传统上，CMOS逻辑门的切换速度与其组件的栅极电容有关。但是当栅极电容随着MOSFET尺寸变小而减少，同样大小的芯片上可容纳更多晶体管时，连接这些晶体管的金属导线间产生的寄生电容效应就开始主宰逻辑门的切换速度。如何减少这些寄生电容，成了芯片效率能否向上突破的关键之一。[编辑] 芯片发热量增加当芯片上的晶体管数量大幅增加后，有一个无法避免的问题也跟着发生了，那就是芯片的发热量也大幅增加。一般的集成电路组件在高温下 *** 作可能会导致切换速度受到影响，或是导致可靠度与寿命的问题。在一些发热量非常高的集成电路芯片如微处理器，目前需要使用外加的散热系统来缓和这个问题。在功率晶体管（Power MOSFET）的领域里，通道电阻常常会因为温度升高而跟着增加，这样也使得在组件中pn-接面（pn-junction）导致的功率损耗增加。假设外置的散热系统无法让功率晶体管的温度保持在够低的水平，很有可能让这些功率晶体管遭到热破坏（thermal runaway）的命运。[编辑] 栅极氧化层漏电流增加栅极氧化层随着MOSFET尺寸变小而越来越薄，目前主流的半导体制程中，甚至已经做出厚度仅有1.2纳米的栅极氧化层，大约等于5个原子叠在一起的厚度而已。在这种尺度下，所有的物理现象都在量子力学所规范的世界内，例如电子的穿隧效应（tunneling effect）。因为穿隧效应，有些电子有机会越过氧化层所形成的位能障壁（potential barrier）而产生漏电流，这也是今日集成电路芯片功耗的来源之一。为了解决这个问题，有一些介电常数比二氧化硅更高的物质被用在栅极氧化层中。例如铪（hafnium）和锆（Zirconium）的金属氧化物（二氧化铪、二氧化锆）等高介电常数的物质均能有效降低栅极漏电流。栅极氧化层的介电常数增加后，栅极的厚度便能增加而维持一样的电容大小。而较厚的栅极氧化层又可以降低电子通过穿隧效应穿过氧化层的机率，进而降低漏电流。不过利用新材料制作的栅极氧化层也必须考虑其位能障壁的高度，因为这些新材料的传导带（conduction band）和价带（valenceband）和半导体的传导带与价带的差距比二氧化硅小（二氧化硅的传导带和硅之间的高度差约为8ev），所以仍然有可能导致栅极漏电流出现。[编辑] 制程变异更难掌控现代的半导体制程工序复杂而繁多，任何一道制程都有可能造成集成电路芯片上的组件产生些微变异。当MOSFET等组件越做越小，这些变异所占的比例就可能大幅提升，进而影响电路设计者所预期的效能，这样的变异让电路设计者的工作变得更为困难。[编辑] MOSFET的栅极材料理论上MOSFET的栅极应该尽可能选择电性良好的导体，多晶硅在经过重掺杂之后的导电性可以用在MOSFET的栅极上，但是并非完美的选择。目前MOSFET使用多晶硅作为的理由如下：1. MOSFET的临界电压（threshold voltage）主要由栅极与通道材料的功函数（work function）之间的差异来决定，而因为多晶硅本质上是半导体，所以可以借由掺杂不同极性的杂质来改变其功函数。更重要的是，因为多晶硅和底下作为通道的硅之间能隙（bandgap）相同，因此在降低PMOS或是NMOS的临界电压时可以借由直接调整多晶硅的功函数来达成需求。反过来说，金属材料的功函数并不像半导体那么易于改变，如此一来要降低MOSFET的临界电压就变得比较困难。而且如果想要同时降低PMOS和NMOS的临界电压，将需要两种不同的金属分别做其栅极材料，对于制程又是一个很大的变量。2. 硅—二氧化硅接面经过多年的研究，已经证实这两种材料之间的缺陷（defect）是相对而言比较少的。反之，金属—绝缘体接面的缺陷多，容易在两者之间形成很多表面能阶，大为影响组件的特性。3. 多晶硅的融点比大多数的金属高，而在现代的半导体制程中习惯在高温下沉积栅极材料以增进组件效能。金属的融点低，将会影响制程所能使用的温度上限。不过多晶硅虽然在过去二十年是制造MOSFET栅极的标准，但也有若干缺点使得未来仍然有部份MOSFET可能使用金属栅极，这些缺点如下：1. 多晶硅导电性不如金属，限制了信号传递的速度。虽然可以利用掺杂的方式改善其导电性，但成效仍然有限。目前有些融点比较高的金属材料如：钨（Tungsten）、钛（Titanium）、钴（Cobalt）或是镍（Nickel）被用来和多晶硅制成合金。这类混合材料通常称为金属硅化物（silicide）。加上了金属硅化物的多晶硅栅极有着比较好的导电特性，而且又能够耐受高温制程。此外因为金属硅化物的位置是在栅极表面，离通道区较远，所以也不会对MOSFET的临界电压造成太大影响。在栅极、源极与漏极都镀上金属硅化物的制程称为“自我对准金属硅化物制程”（Self-Aligned Silicide），通常简称salicide制程。2. 当MOSFET的尺寸缩的非常小、栅极氧化层也变得非常薄时，例如现在的制程可以把氧化层缩到一纳米左右的厚度，一种过去没有发现的现象也随之产生，这种现象称为“多晶硅空乏”。当MOSFET的反转层形成时，有多晶硅空乏现象的MOSFET栅极多晶硅靠近氧化层处，会出现一个空乏层（depletion layer），影响MOSFET导通的特性。要解决这种问题，金属栅极是最好的方案。目前可行的材料包括钽（tantalum）、钨、氮化钽（Tantalum Nitride），或是氮化钛（Titalium Nitride）。这些金属栅极通常和高介电常数物质形成的氧化层一起构成MOS电容。另外一种解决方案是将多晶硅完全的合金化，称为FUSI（FUlly-SIlicide polysilicon gate）制程。[编辑] 各种常见的MOSFET技术[编辑] 双栅极MOSFET双栅极（dual-gate）MOSFET通常用在射频（Radio Frequency, RF）集成电路中，这种MOSFET的两个栅极都可以控制电流大小。在射频电路的应用上，双栅极MOSFET的第二个栅极大多数用来做增益、混频器或是频率转换的控制。[编辑] 耗尽型MOSFET一般而言，耗尽型（depletion mode）MOSFET比前述的增强型（enhancement mode）MOSFET少见。耗尽型MOSFET在制造过程中改变掺杂到通道的杂质浓度，使得这种MOSFET的栅极就算没有加电压，通道仍然存在。如果想要关闭通道，则必须在栅极施加负电压（对NMOS而言）。耗尽型MOSFET是属于“常闭型”（normally-closed）（ON）的开关，而相对的，增强型MOSFET则属于“常断型”（normally-open）（OFF）的开关。[编辑] NMOS逻辑同样驱动能力的NMOS通常比PMOS所占用的面积小，因此如果只在逻辑门的设计上使用NMOS的话也能缩小芯片面积。不过NMOS逻辑虽然占的面积小，却无法像CMOS逻辑一样做到不消耗静态功率，因此在1980年代中期后已经渐渐退出市场。[编辑] 功率MOSFET功率晶体管单元的截面图。通常一个市售的功率晶体管都包含了数千个这样的单元。主条目：功率晶体管功率MOSFET和前述的MOSFET组件在结构上就有着显著的差异。一般集成电路里的MOSFET都是平面式（planar）的结构，晶体管内的各端点都离芯片表面只有几个微米的距离。而所有的功率组件都是垂直式（vertical）的结构，让组件可以同时承受高电压与高电流的工作环境。一个功率MOSFET能耐受的电压是杂质掺杂浓度与n-type磊晶层（epitaxial layer）厚度的函数，而能通过的电流则和组件的通道宽度有关，通道越宽则能容纳越多电流。对于一个平面结构的MOSFET而言，能承受的电流以及崩溃电压的多寡都和其通道的长宽大小有关。对垂直结构的MOSFET来说，组件的面积和其能容纳的电流成大约成正比，磊晶层厚度则和其崩溃电压成正比。INtel CPU uCode loading error
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解决如下
STANDARD CMOS SETUP（标准CMOS设置）
这里是最基本的CMOS（Complementary Metal Oxide Semiconductor，互补金属氧化物半导体）系统设置，包括日期、驱动器和显示适配器，最重要的一项是halt on：系统挂起设置，缺省设置为All Errors，表示在POST（Power On Self Test,加电自测试）过程中有任何错误都会停止启动，此选择能保证系统的稳定性。如果要加快速度的话，可以把它设为No Errors，即在任何时候都尽量完成启动，不过加速的后果是有可能造成系统错误，请按需选择吧。
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