cmos集成电路的主要特点有哪些

CMOS（Complementary Metal Oxide Semiconductor），互补金属氧化物半导体，电压控制的一种放大器件。是组成CMOS数字集成电路的基本单元。 金属-氧化物-半导体(Metal-Oxide-Semiconductor)结构的晶体管简称MOS晶体管，有P型MOS管和N型MOS管之分。由 MOS管构成的集成电路称为MOS集成电路，而由PMOS管和NMOS管共同构成的互补型MOS集成电路即为 CMOS-IC（ Complementary MOS Integrated CIRcuit）。CMOS集成电路的性能特点 微直流功耗—CMOS电路的单门静态功耗在毫微瓦（nw）数量级。 高噪声容限—CMOS电路的噪声容限一般在40%电源电压以上。 宽工作电压范围—CMOS电路的电源电压一般为1.5~18伏。 高逻辑摆幅—CMOS电路输出高、低电平的幅度达到全电压的 “1”为VDD，逻辑“0”为VSS。 高输入阻抗--CMOS电路的输入阻抗大于108Ω,一般可达1010Ω。 高扇出能力--CMOS电路的扇出能力大于50。 低输入电容--CMOS电路的输入电容一般不大于5PF。 宽工作温度范围—陶瓷封装的CMOS电路工作温度范围为 - 55 0C ~ 125 0C；塑封的CMOS电路为 – 40 0C ~ 85 0C。 所有的输入均有删保护电路，良好的抗辐照特性等。JEDEC最低工业标准 JEDEC最低标准是电子工业协会（EIA）联合电子器件工程委员会（JEDEC）主持下制定的CMOS集成电路的最大额定范围和静态参数的最低工业标准。下表即为 JEDEC制定的CMOS集成电路的最大额定范围：电源电压 VDD~VSS 18 ~ -0.5V(DC)直流输入电流 IIN 10 mA(DC)输入电压 VSS ≤VI ≤ VDD+0.5V(DC)器件功耗 PD 200mw工作温度范围 T -55~125(陶封)，-40~85（塑封）ºC 存储温度范围 TSTG -65 ~ 150 ºC 输入/输出信号规则 所有的CMOS电路的输入端不能浮置，最好使用一个上拉或下拉电阻，以保护器件不受损害。在某些应用场合，输入端要串入电阻，以限制流过保护二极管的电流不大于10mA。输入脉冲信号的上升和下降时间必须小于15us, 否则必须经施密特电路整形后方可输入CMOS开关电路。避免CMOS电路直接驱动双极型晶体管，否则可能导致CMOS电路的功耗超过规范值。CMOS缓冲器或大电流驱动器由于其本身的低输出阻抗，必须注意这些电路采用大负载电容（≥500PF）时等效于输出短路的情况。CMOS电路的输出不能并接成线逻辑状态。因为导通的PMOS管和导通的NMOS管的低输出阻抗会将电源短路。 　

闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。避免闩锁的方法就是要减小衬底和N阱的寄生电阻，使寄生的三极管不会处于正偏状态。 静电是一种看不见的破坏力，会对电子元器件产生影响。ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之一。如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。这就是所谓的“闩锁效应”。在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。 MOS工艺含有许多内在的双极型晶体管。在CMOS工艺下，阱与衬底结合会导致寄生的n-p-n-p结构。这些结构会导致VDD和VSS线的短路，从而通常会破坏芯片，或者引起系统错误。例如，在n阱结构中，n-p-n-p结构是由NMOS的源，p衬底，n阱和PMOS的源构成的。当两个双极型晶体管之一前向偏置时（例如由于流经阱或衬底的电流引起），会引起另一个晶体管的基极电流增加。这个正反馈将不断地引起电流增加，直到电路出故障，或者烧掉。可以通过提供大量的阱和衬底接触来避免闩锁效应。闩锁效应在早期的CMOS工艺中很重要。不过，现在已经不再是个问题了。在近些年，工艺的改进和设计的优化已经消除了闩锁的危险。Latch up 的定义�0�1 Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路�0�1 Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流�0�1 随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大�0�1 Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一Latch up 的原理分析 Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND（VSS）间形成低抗通路，Latch up由此而产生。产生Latch up 的具体原因�6�1 芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch up。�6�1当I/O的信号变化超出VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发。�6�1ESD静电加压，可能会从保护电路中引入少量带电载子到well或substrate中，也会引起SCR的触发。�6�1 当很多的驱动器同时动作，负载过大使power和gnd突然变化，也有可能打开SCR的一个BJT。�6�1Well 侧面漏电流过大。防止Latch up 的方法�6�1 在基体（substrate)上改变金属的掺杂，降低BJT的增益�6�1 避免source和drain的正向偏压�6�1 增加一个轻掺杂的layer在重掺杂的基体上，阻止侧面电流从垂直BJT到低阻基体上的通路�6�1 使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos 并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止栽子到达BJT的基极。如果可能，可再增加两圈ring。�6�1Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值。�6�1使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在pmos 和nmos之间以降低引发SCR的可能�6�1 除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈guard ring。

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