台积电开启晶圆代工时代，成为集成电路中最为重要的一个环节。 1987 年，台积电的成立开启了 晶圆代工时代，尤其在得到了英特尔的认证以后，晶圆代工被更多的半导体厂商所接受。晶圆代工 打破了 IDM 单一模式，成就了晶圆代工+IC 设计模式。目前，半导体行业垂直分工成为了主流， 新进入者大多数拥抱 fabless 模式，部分 IDM 厂商也在逐渐走向 fabless 或者 fablite 模式。
全球晶圆代工市场一直呈现快速增长，未来有望持续 。晶圆代工+IC 设计成为行业趋势以后，受益 互联网、移动互联网时代产品的强劲需求，整个行业一直保持快速增长，以台积电为例，其营业收 入从 1991 年的 1.7 亿美元增长到 2019 年的 346 亿美元，1991-2019 年，CAGR 为 21%。2019 年全球晶圆代工市场达到了 627 亿美元，占全球半导体市场约 15%。未来进入物联网时代，在 5G、 人工智能、大数据强劲需求下，晶圆代工行业有望保持持续快速增长。
晶圆代工行业现状：行业呈现寡头集中。 晶圆代工是制造业的颠覆，呈现资金壁垒高、技术难度大、 技术迭代快等特点，也因此导致了行业呈现寡头集中，其中台积电是晶圆代工行业绝对的领导者， 营收占比超过 50%，CR5 约为 90%。
晶圆代工行业资金壁垒高。 晶圆代工厂的资本性支出巨大，并且随着制程的提升，代工厂的资本支 出中枢不断提升。台积电资本支出从 11 年的 443 亿元增长到 19 年的 1094 亿元，CAGR 为 12%。 中芯国际资本性支出从 11 年的 30 亿元增长到了 19 年的 131 亿元，CAGR 为 20%，并且随着 14 nm 及 N+1 制程的推进，公司将显著增加 2020 年资本性支出，计划为 455 亿元。巨额投资将众多 追赶者挡在门外，新进入者难度极大。
随着制程提升，晶圆代工难度显著提升。 随着代工制程的提升，晶体管工艺、光刻、沉积、刻蚀、 检测、封装等技术需要全面创新，以此来支撑芯片性能天花板获得突破。
晶体管工艺持续创新。 传统的晶体管工艺为 bulk Si，也称为体硅平面结构（Planar FET）。 随着 MOS 管的尺寸不断的变小，即沟道的不断变小，会出现各种问题，如栅极漏电、泄漏功 率大等诸多问题，原先的结构开始力不从心，因此改进型的 SOI MOS 出现，与传统 MOS 结 构主要区别在于：SOI 器件具有掩埋氧化层，通常为 SiO2，其将基体与衬底隔离。由于氧化 层的存在，消除了远离栅极的泄漏路径，这可以降低功耗。随着制程持续提升，常规的二氧 化硅氧化层厚度变得极薄，例如在 65nm 工艺的晶体管中的二氧化硅层已经缩小仅有 5 个氧 原子的厚度了。二氧化硅层很难再进一步缩小了，否则产生的漏电流会让晶体管无法正常工 作。因此在 28nm 工艺中，高介电常数（K）的介电材料被引入代替了二氧化硅氧化层（又称 HKMG 技术）。随着设备尺寸的缩小，在较低的技术节点，例如 22nm 的，短沟道效应开始 变得更明显，降低了器件的性能。为了克服这个问题，FinFET 就此横空出世。FinFET 结构 结构提供了改进的电气控制的通道传导，能降低漏电流并克服一些短沟道效应。目前先进制 程都是采用 FinFET 结构。
制程提升，需要更精细的芯片，光刻机性能持续提升。 负责“雕刻”电路图案的核心制造设备是光刻机，它是芯片制造阶段最核心的设备之一，光刻机的精度决定了制程的精度。第四 代深紫外光刻机分为步进扫描投影光刻机和浸没式步进扫描投影光刻机，其中前者能实现最 小 130-65nm 工艺节点芯片的生产，后者能实现最小 45-22nm 工艺节点芯片的生产。通过多 次曝光刻蚀，浸没式步进扫描投影光刻机能实现 22/16/14/10nm 芯片制作。到了 7/5nm 工艺， DUV 光刻机已经较难实现生产，需要更为先进的 EUV 光刻机。EUV 生产难度极大，零部件 高达 10 万多个，全球仅 ASML 一家具备生产能力。目前 EUV 光刻机产量有限而且价格昂 贵，2019 年全年，ASML EUV 销量仅为 26 台，单台 EUV 售价高达 1.2 亿美元。
晶圆代工技术迭代快，利于头部代工厂。 芯片制程进入 90nm 节点以后，技术迭代变快，新的制程 几乎每两到三年就会出现。先进制程不但需要持续的研发投入，也需要持续的巨额资本性支出，而 且新投入的设备折旧很快，以台积电为例，新设备折旧年限为 5 年，5 年以后设备折旧完成，生产 成本会大幅度下降，头部厂商完成折旧以后会迅速降低代工价格，后进入者难以盈利。
2.1摩尔定律延续，技术难度与资本投入显著提升
追寻摩尔定律能让消费者享受更便宜的 算 力，晶圆代工是推动摩尔定律最重要的环节。 1965 年， 英特尔（Intel）创始人之一戈登·摩尔提出，当价格不变时，集成电路上可容纳的元器件的数目， 约每隔 18-24 个月便会增加一倍，性能也将提升一倍，这也是全球电子产品整体性能不断进化的核 心驱动力，以上定律就是著名的摩尔定律。换而言之，每一美元所能买到的电脑性能，将每隔 18- 24 个月翻一倍以上。推动摩尔定律的核心内容是发展更先进的制程，而晶圆代工是其中最重要的 环节。
摩尔定律仍在延续。 市场上一直有关于摩尔定律失效的顾虑，但是随着 45nm、28nm、10nm 持续 的推出，摩尔定律仍然保持着延续。台积电在 2018 年推出 7nm 先进工艺，2020 年开始量产 5nm， 并持续推进 3nm 的研究，预计 2022 年量产 3nm 工艺。IMEC 更是规划到了 1nm 的节点。此外， 美国国防高级研究计划局进一步提出了先进封装、存算一体、软件定义硬件处理器三个未来发展研 究与发展方向，以此来超越摩尔定律。在现在的时间点上来看，摩尔定律仍然在维持，但进一步提 升推动摩尔定律难度会显著提升。
先进制程资本性投入进一步飙升 。根据 IBS 的统计，先进制程资本性支出会显著提升。以 5nm 节 点为例，其投资成本高达数百亿美金，是 14nm 的两倍，是 28nm 的四倍。为了建设 5nm 产线， 2020 年，台积电计划全年资本性将达到 150-160 亿美元。先进制程不仅需要巨额的建设成本，而 且也提高了设计企业的门槛，根据 IBS 的预测，3nm 设计成本将会高达 5-15 亿美元。
3nm 及以下制程需要采用全新的晶体管工艺。 FinFET 已经历 16nm/14nm 和 10nm/7nm 两个工艺 世代，随着深宽比不断拉高，FinFET 逼近物理极限，为了制造出密度更高的芯片，环绕式栅极晶 体管（GAAFET，Gate-All-Ground FET）成为新的技术选择。不同于 FinFET，GAAFET 的沟道被 栅极四面包围，沟道电流比三面包裹的 FinFET 更加顺畅，能进一步改善对电流的控制，从而优化 栅极长度的微缩。三星、台积电、英特尔均引入 GAA 技术的研究，其中三星已经先一步将 GAA 用 于 3nm 芯片。如果制程到了 2nm 甚至 1nm 时，GAA 结构也许也会失效，需要更为先进的 2 维 、 甚至 3 维立体结构，目前微电子研究中心（Imec）正在开发面向 2nm 的 forksheet FET 结构。
3nm 及以下制程，光刻机也需要升级。 面向 3nm 及更先进的工艺，芯片制造商或将需要一种称为 高数值孔径 EUV（high-NA EUV）的光刻新技术。根据 ASML 年报，公司正在研发的下一代极紫 外光刻机将采用 high-NA 技术，有更高的数值孔径、分辨率和覆盖能力，较当前的 EUV 光刻机将 提高 70%。ASML 预测高数值孔径 EUV 将在 2022 年以后量产。
除上面提到巨额资本与技术难题以外，先进制程对沉积与刻蚀、检测、封装等环节也均有更高的要 求。正是因为面临巨大的资本和技术挑战，目前全球仅有台积电、三星、intel 在进一步追求摩尔定 律，中芯国际在持续追赶，而像联电、格罗方德等晶圆代工厂商已经放弃了 10nm 及以下制程工艺 的研发，全面转向特色工艺的研究与开发。先进制程的进一步推荐节奏将会放缓，为中芯国际追赶 创造了机会。
2.2先进制程占比持续提升，成熟工艺市场不断增长
高性能芯片需求旺盛，先进制程占比有望持续提升。 移动终端产品、高性能计算、 汽车 电子和通信 及物联网应用对算力的要求不断提升，要求更为先进的芯片，同时随着数据处理量的增加，存储芯 片的制程也在不断升级，先进制程的芯片占比有望持续提升。根据 ASML2018 年底的预测，到 2025 年，12 寸晶圆的先进制程占比有望达到 2/3。2019 年中，台积电 16nm 以上和以下制程分别占比 50%，根据公司预计，到 2020 年，16nm 及以下制程有望达到 55%。
CPU、逻辑 IC、存储器等一般采用先进制程（12 英寸），而功率分立器件、MEMS、模拟、CIS、 射频、电源芯片等产品（从 6μm 到 40nm 不等）则更多的采用成熟工艺（8 寸片）。 汽车 、移动 终端及可穿戴设备中超过 70%的芯片是在不大于 8 英寸的晶圆上制作完成。相比 12 寸晶圆产线，8 寸晶圆制造厂具备达到成本效益生产量要求较低的优势，因此 8 寸晶圆和 12 寸晶圆能够实现优 势互补、长期共存。
受益于物联网、 汽车 电子的快速发展，MCU、电源管理 IC、MOSFET、ToF、传感器 IC、射频芯 片等需求持续快速增长。 社会 已经从移动互联网时代进入了物联网时代，移动互联网时代联网设备 主要是以手机为主，联网设备数量级在 40 亿左右，物联网时代，设备联网数量将会成倍增加，高 通预计到 2020 年联网 设备数量有望达到 250 亿以上。飙升的物联网设备需要需要大量的成熟工艺 制程的芯片。以电源管理芯片为例，根据台积电年报数据，公司高压及电源管理晶片出货量从 2014 年的 1800 万片（8 寸）增长到 2019 年的 2900 万片，CAGR 为 10%。根据 IHS 的预测，成熟晶 圆代工市场规模有望从 2020 年的 372 亿美元增长到 2025 年的 415 亿美元。
特色工艺前景依旧广阔，主要代工厂积极布局特色工艺。 巨大的物联网市场前景，吸引了众多 IC 设计公司开发新产品。晶圆代工企业也瞄准了物联网的巨大商机，频频推出新技术，配合设计公司 更快、更好地推出新一代芯片，助力物联网产业高速发展。台积电和三星不仅在先进工艺方面领先布局，在特色工艺方面也深入布局，例如台积电在图像传感器领域、三星在存储芯片领域都深入布 局。联电、格罗方德、中芯国际、华虹半导体等代工厂也全面布局各自的特色工艺，在射频、 汽车 电子、IOT 等领域，形成了各自的特色。
5G 时代终端应用数据量爆炸式提升增加了对半导体芯片的需求，晶圆代工赛道持续繁荣。 随着对 于 5G 通信网络的建设不断推进，不仅带动数据量的爆炸式提升，要求芯片对数据的采集、处理、 存 储 效率更高，而且也催生了诸多 4G 时代难以实现的终端应用，如物联网、车联网等，增加了终 端对芯片的需求范围。对于芯片需求的增长将使得下游的晶圆代工赛道收益，未来市场前景极其广 阔。根据 IHS 预测，晶圆代工市场规模有望从 2020 年的 584 亿美元，增长到 2025 年的 857 亿美 元，CAGR 为 8%。
3.15G 推动手机芯片需求量上涨
5G 手机渗透率快速提升。手机已经进入存量时代，主要以换机为主。2019 年全球智能手机出货量 为 13.7 亿部，2020 年受疫情影响，IDC 等预测手机总体出货量为 12.5 亿台，后续随着疫情的恢 复以及 5G 产业链的成熟，5G 手机有望快速渗透并带动整个手机出货。根据 IDC 等机构预测，5G 手机出货量有望从 2020 年的 1.83 增长到 2024 年的 11.63 亿台，CAGR 为 59%。
5G 手机 SOC、存储和图像传感器全面升级，晶圆代工行业充分受益。 消费者对手机的要求越来越 高，需要更清晰的拍照功能、更好的 游戏 体验、多任务处理等等，因此手机 SOC 性能、存储性能、 图像传感器性能全面提升。目前旗舰机的芯片都已经达到了 7nm 制程，随着台积电下半年 5 nm 产 能的释放，手机 SOC 有望进入 5nm 时代。照片精度的提高，王者荣耀、吃鸡等大型手游和 VLOG 视频等内容的盛行，对手机闪存容量和速度也提出了更高的要求，LPDDR5 在 2020 年初已经正式 亮相小米 10 系列和三星 S20 系列，相较于上一代的 LPDDR4，新的 LPDDR5 标准将其 I/O 速 度从 3200MT/s 提升到 6400MT/s，理论上每秒可以传输 51.2GB 的数据。相机创新是消费者更 换新机的主要动力之一，近些年来相机创新一直在快速迭代，一方面，多摄弥补了单一相机功能不 足的缺点，另一方面，主摄像素提升带给消费者更多的高清瞬间，这两个方向的创新对晶圆及代工 的需求都显著提升。5G 时代，手机芯片晶圆代工市场将会迎来量价齐升。
5G 手机信号频段增加，射频前端芯片市场有望持续快速增长。射频前端担任信号的收发工作，包 括低噪放大器、功率放大器、滤波器、双工器、开关等。相较于 4G 频段，5G 的频段增加了中高 频的 Sub-6 频段，以及未来的更高频的毫米波频段。根据 yole 预测，射频前端市场有望从 2018 年 的 149 亿美元，增长到 2023 年的 313 亿美元，CAGR 为 16%。
3.2云计算前景广阔，服务器有望迎来快速增长
2020 年是国内 5G 大规模落地元年，有望带来更多数据流量需求 。据中国信通院在 2019 年 12 月 份发布的报告，2020 年中国 5G 用户将从去年的 446 万增长到 1 亿人，到 2024 年我国 5G 用户 渗透率将达到 45%，人数将超过 7.7 亿人，全球将达到 12 亿人，5G 用户数的高增长带来流量的 更高增长。
5G 时代来临，云计算产业前景广阔。 进入 5G 时代，IoT 设备数量将快速增加，同时应用的在线 使用需求和访问流量将快速爆发，这将进一步推动云计算产业规模的增长。根据前瞻产业研究院的 报告，2018 年中国云计算产业规模达到了 963 亿元，到 2024 年有望增长到 4445 亿元，CAGR 为 29%，产业前景广阔。
边缘计算是云计算的重要补充，迎来新一轮发展高潮。 根据赛迪顾问的数据，2018 年全球边缘计 算市场规模达到 51.4 亿美元，同比增长率 57.7%，预计未来年均复合增长率将超过 50%。而中国 边缘计算市场规模在 2018 年达到了 77.4 亿元，并且 2018-2021 将保持 61%的年复合增长率，到 2021 年达到 325.3 亿元。
服务器大成长周期确定性强。 服务器短期拐点已现，受益在线办公和在线教育需求旺盛，2020 年 服务器需求有望维持快速增长。长期来看，受益于 5G、云计算、边缘计算强劲需求，服务器销量 有望保持持续高增长。根据 IDC 预测，2024 年全球服务器销量有望达到 1938 万台，19-24 年， CAGR 为 13%。
服务器半导体需求持续有望迎来快速增长，晶圆代工充分受益。 随着服务器数量和性能的提升，服 务器逻辑芯片、存储芯片对晶圆的需求有望快速增长，根据 Sumco 的预测，服务器对 12 寸晶圆 需求有望从 2019 年的 80 万片/月，增长到 2024 年的 158 万片/月，19-24 年 CAGR 为 8%。晶圆 代工市场有望充分受益服务器芯片量价齐升。
3.3三大趋势推动 汽车 半导体价值量提升
传统内燃机主要价值量主要集中在其动力系统。 而随着人们对于 汽车 出行便捷性、信息化的要求逐 渐提高， 汽车 逐步走向电动化、智能化、网联化，这将促使微处理器、存储器、功率器件、传感器、 车载摄像头、雷达等更为广泛的用于 汽车 发动机控制、底盘控制、电池控制、车身控制、导航及车 载 娱乐 系统中， 汽车 半导体产品的用量显著增加。
车用半导体有望迎来加速增长。 根据 IHS 的报告，车用半导体销售额 2019 年为 410 亿美元，13- 19 年 CAGR 为 8%。随着 汽车 加速电动化、智能化、网联化，车用芯片市场规模有望迎来加速， 根据 Gartner 的数据，全球 汽车 半导体市场 2019 年销售规模达 410.13 亿美元，预计 2022 年有望 达到 651 亿美元，占全球半导体市场规模的比例有望达到 12%，并成为半导体下游应用领域中增 速最快的部分。
自动驾驶芯片要求高，有望进一步拉动先进制程需求。 自动驾驶是通过雷达、摄像头等将采集车辆 周边的信息，然后通过自动驾驶芯片处理数据并给出反馈，以此降低交通事故的发生率、提高城市 中的运载效率并降低驾驶员的驾驶强度。自动驾驶要求多传感器之间能够及时、高效地传递信息， 并同时完成路线规划和决策，因此需要完成大量的数据运算和处理工作。随着自动驾驶级别的上升， 对于芯片算力的要求也越高，产生的半导体需求和价值量也随之水涨船高。英伟达自动驾驶芯片随 着自动驾驶级别的提升，芯片制程也显著提升，最早 Drive PX 采用的是 20nm 工艺，而最新 2019 年发布的 Drive AGX Orin 将会采用三星 8nm 工艺。根据英飞凌的预测，自动驾驶给 汽车 所需要的 半导体价值带来相当可观的增量，一辆车如果实现 Level2 自动驾驶，半导体价值增量就将达到 160 美元，若自动驾驶级别达到 level4&5，增量将会达到 970 美元。
3.4IoT 快速增长，芯片类型多
随着行业标准完善、技术不断进步、政策的扶持，全球物联网市场有望迎来爆发性增长。GSMA 预 测，中国 IOT 设备联网数将会从 2019 年的 36 亿台， 增到 到 2025 年的 80 亿台，19-25 年 CAGR 为 17.3%。根据全球第二大市场研究机构 MarketsandMarkets 的报告，2018 年全球 IoT 市场规模 为 795 亿美元，预计到 2023 年将增长到 2196 亿美元，18-23 年 CAGR 为 22.5%。
物联网的发展需要大量芯片支撑，半导体市场规模有望迎来进一步增长 。物联网感知层的核心部件 是传感器系统，产品需要从现实世界中采集图像、温度、声音等多种信息，以实现对于所处场景的 智能分析。感知需要向设备中植入大量的 MEMS 芯片，例如麦克风、陀螺仪、加速度计等；设备 互通互联需要大量的通信芯片，包括蓝牙、WIFI、蜂窝网等；物联网时代终端数量和数据传输通道 数量大幅增加，安全性成为最重要的需求之一，为了避免产品受到恶意攻击，需要各种类型的安全 芯片作支持；同时，身份识别能够保障信息不被盗用，催生了对于虹膜识别和指纹识别芯片的需求； 作为物联网终端的总控制点，MCU 芯片更是至关重要，根据 IC Insights 的预测，2018 年 MCU 市 场规模增长 11%，预计未来四年内 CAGR 达 7.2%，到 2022 年将超过 240 亿美元。
4.1 国内 IC 设计企业快速增长，代工需求进一步放量
国内集成电路需求旺盛，有望持续维持快速增长。 国内集成电路市场需求旺盛，从 2013 年的 820 亿美元快速增长到 2018 年的 1550 亿美元，CAGR 为 13.6%，IC insight 预测，到 2023 年，中国 集成电路市场需求有望达到 2290 亿美元，CAGR 为 8%。但是同时，国内集成电路自给率也严重 不足，2018 年仅为 15%，IC insight 在 2019 年预测，到 2023 年，国内集成电路自给率为 20%。
需求驱动，国内 IC 设计快速成长。 在市场巨大的需求驱动下，国内 IC 设计企业数量快速增加，尤 其近几年，在国内政策的鼓励下，以及中美贸易摩擦大的背景下，IC 设计企业数量加速增加，2019 年底，国内 IC 设计企业数量已经达到了 1780 家，2010-2019 年，CAGR 为 13%。根据中芯国际 的数据，国内 IC 设计公司营收 2020 年有望达到 480 亿美元，2011-2020 年 CAGR 为 24%，远 高于同期国际 4%的复合增长率。
国内已逐步形成头部 IC 设计企业。 根据中国半导体行业协会的统计，2019 年营收前十的入围门槛 从 30 亿元大幅上升到 48 亿元，这十大企业的增速也同样十分惊人，达到 47%。国内 IC 企业逐步 做大做强，部分领域已经形成了一些头部企业：手机 SoC 芯片领域有华为海思、中兴微电子深度 布局；图像传感领域韦尔豪威大放异彩；汇顶 科技 于 2019 年引爆了光学屏下指纹市场；卓胜微、 澜起 科技 分别在射频开关和内存接口领域取得全球领先。IC 设计企业快速成长有望保持对晶圆代 工的强劲需求。
晶圆代工自给率不足。 中国是全球最大的半导体需求市场，根据中芯国际的预测，2020 年中国对 半导体产品的需求为 2130 亿美元，占全球总市场份额为 49%，但是与之相比的是晶圆代工市场份 额严重不足，根据拓墣研究的数据，2020Q2，中芯国际和华虹半导体份额加起来才 6%，晶圆代 工自给率严重不足，尤其考虑到中国 IC 设计企业数量快速增长，未来的需求有望持续增长，而且， 美国对华为等企业的禁令，更是让我们意识到了提升本土晶圆代工技术和产能的重要性。
4.2政策与融资支持，中国晶圆代工企业迎来良机（略）
晶圆代工需求不断增长，但国内自给严重不足，受益需求与国内政策双重驱动，国内晶圆代工迎来 良机。建议关注：国内晶圆代工龙头，突破先进制程瓶颈的中芯国际-U、特色化晶 圆代工与功率半导体 IDM 双翼发展的华润微华润微、坚持特色工艺，盈利能力强的华虹半导体华虹半导体。
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（报告观点属于原作者，仅供参考。作者：东方证券，蒯剑、马天翼）
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过去几十年，全球半导体行业增长主要受台式机、笔记本电脑和无线通信产品等尖端电子设备的需求，以及基于云计算兴起的推动。这些增长将继续为高性能计算市场领域开发新应用程序。
首先，5G将让数据量呈指数级增长。我们需要越来越多的服务器来处理和存储这些数据。2020年Yole报告，这些服务器核心的高端CPU和GPU的复合年增长率有望达到29%。它们将支持大量的数据中心应用，比如超级计算和高性能计算服务。在云 游戏 和人工智能等新兴应用的推动下，GPU预计将实现更快增长。例如，2020年3月，互联网流量增长了近50%，法兰克福的商业互联网数据交换创下了数据吞吐量超过每秒9.1兆兆位的新世界纪录。
第二个主要驱动因素是移动SoC——智能手机芯片。这个细分市场增长虽然没有那么快, 但这些SoC在尺寸受限的芯片领域对更多功能的需求，将推动进一步技术创新。
除了逻辑、内存和3D互联的传统维度扩展之外，这些新兴应用程序将需要利用跨领域的创新。这需要在器件、块和SoC级别进行新模块、新材料和架构的改变，以实现在系统级别的效益。我们将这些创新归纳为半导体技术的五大发展趋势。
趋势一:摩尔定律还有用，将为半导体技术续命8到10年…
在接下来的8到10年里，CMOS晶体管的密度缩放将大致遵循摩尔定律。这将主要通过EUV模式和引入新器件架构来实现逻辑标准单元缩放。
在7nm技术节点上引入了极紫外(EUV)光刻，可在单个曝光步骤中对一些最关键的芯片结构进行了设计。在5nm技术节点之外(即关键线后端(BEOL)金属节距低于28-30nm时)，多模式EUV光刻将不可避免地增加了晶圆成本。最终，我们希望高数值孔径(High-NA) EUV光刻技术能够用于行业1nm节点的最关键层上。这种技术将推动这些层中的一些多图案化回到单图案化，从而提供成本、产量和周期时间的优势。
Imec对随机缺陷的研究对EUV光刻技术的发展具有重要意义。随机打印故障是指随机的、非重复的、孤立的缺陷，如微桥、局部断线、触点丢失或合并。改善随机缺陷可使用低剂量照射，从而提高吞吐量和成本。
为了加速高NA EUV的引入，我们正在安装Attolab，它可以在高NA EUV工具面世之前测试一些关键的高NA EUV材料(如掩膜吸收层和电阻)。目前Attolab已经成功地完成了第一阶段安装，预计在未来几个月将出现高NA EUV曝光。
除了EUV光刻技术的进步之外，如果没有前沿线端(FEOL)设备架构的创新，摩尔定律就无法延续。如今，FinFET是主流晶体管架构，最先进的节点在6T标准单元中有2个鳍。然而，将鳍片长度缩小到5T标准单元会导致鳍片数量减少，标准单元中每个设备只有一个鳍片，导致设备的单位面积性能急剧下降。这里，垂直堆叠纳米薄片晶体管被认为是下一代设备，可以更有效地利用设备占用空间。另一个关键的除垢助推器是埋地动力轨(BPR)。埋在芯片的FEOL而不是BEOL，这些BPR将释放互连资源路由。
将纳米片缩放到2nm一代将受到n-to-p空间约束的限制。Imec设想将Forksheet作为下一代设备。通过用电介质墙定义n- p空间，轨道高度可以进一步缩放。与传统的HVH设计相反，另一个有助于提高路由效率的标准单元架构发展是针对金属线路的垂直-水平-垂直(VHV)设计。最终通过互补场效应晶体管(CFET)将标准cell缩小到4T，之后充分利用cell层面上的第三维度，互补场效应晶体管通过将n-场效应晶体管与p-场效应晶体管折叠。
趋势2: 在固定功率下，逻辑性能的提高会慢下来
有了上述的创新，我们期望晶体管密度能遵循摩尔所规划的路径。但是在固定电源下，节点到节点的性能改进——被称Dennard缩放比例定律，Dennard缩放比例定律（Dennard scaling）表明，随着晶体管变得越来越小，它们的功率密度保持不变，因此功率的使用与面积成比例；电压和电流的规模与长度成比例。
世界各地的研究人员都在寻找方法来弥补这种减速，并进一步提高芯片性能。上述埋地电力轨道预计将提供一个性能提高在系统水平由于改进的电力分配。此外，imec还着眼于在纳米片和叉片装置中加入应力，以及提高中线的接触电阻(MOL)。
二维材料如二硫化钨(WS2)在通道中有望提高性能，因为它们比Si或SiGe具有更强的栅长伸缩能力。其中基于2d的设备架构包括多个堆叠的薄片非常有前景，每个薄片被一个栅极堆叠包围并从侧面接触。模拟表明，这些器件在1nm节点或更大节点上比纳米片的性能更好。为了进一步改善这些器件的驱动电流，我们着重改善通道生长质量，在这些新材料中加入掺杂剂和提高接触电阻。我们试图通过将物理特性(如生长质量)与电气特性相关联来加快这些设备的学习周期。
除了FEOL, 走线拥挤和BEOL RC延迟，这些已经成为性能改善的重要瓶颈。为了提高通径电阻，我们正在研究使用Ru或Mo的混合金属化。我们预计半镶嵌(semi-damascene)金属化模块可同时改善紧密距金属层的电阻和电容。半镶嵌(semi-damascene) 可通过直接模式和使用气隙作为介电在线路之间(控制电容增加)
允许我们增加宽高比的金属线(以降低电阻)。同时，我们筛选了各种替代导体，如二元合金，它作为‘good old’ Cu的替代品，以进一步降低线路电阻。
趋势3:3D技术使更多的异构集成成为可能
在工业领域，通过利用2.5D或3D连接的异构集成来构建系统。这些有助于解决内存问题，可在受形状因素限制的系统中添加功能，或提高大型芯片系统的产量。随着逻辑PPAC(性能-区域-成本)的放缓，SoC 的智能功能分区可以提供另一个缩放旋钮。一个典型的例子是高带宽内存栈(HBM)，它由堆叠的DRAM芯片组成，这些芯片通过短的interposer链路直接连接到处理器芯片，例如GPU或CPU。最典型的案例是Intel Lakefield CPU上的模对模堆叠， AMD 7nm Epyc CPU。在未来，我们希望看到更多这样的异构SOC，它是提高芯片性能的最佳桥梁。
在imec，我们通过利用我们在不同领域(如逻辑、内存、3D…)所进行的创新，在SoC级别带来了一些好处。为了将技术与系统级别性能联系起来，我们建立了一个名为S-EAT的框架(用于实现高级技术的系统基准测试)。这个框架可评估特定技术对系统级性能的影响。例如:我们能从缓存层次结构较低级别的片上内存的3D分区中获益吗?如果SRAM被磁存储器(MRAM)取代，在系统级会发生什么?
为了能够在缓存层次结构的这些更深层次上进行分区，我们需要一种高密度的晶片到晶片的堆叠技术。我们已经开发了700nm间距的晶圆-晶圆混合键合，相信在不久的将来，键合技术的进步将使500nm间距的键合成为可能。
通过3D集成技术实现异质集成。我们已经开发了一种基于sn的微突起互连方法，互连间距降低到7µm。这种高密度连接充分利用了透硅通孔技术的潜力，使>16x更高的三维互联密度在模具之间或模具与硅插接器之间成为可能。这样就大大降低了对HBM I/O接口的SoC区域需求(从6 mm2降至1 mm2)，并可能将HBM内存栈的互连长度缩短至多1 mm。使用混合铜键合也可以将模具直接与硅结合。我们正在开发3µm间距的模具到晶圆的混合键合，它具有高公差和放置精度。
由于SoC变得越来越异质化，一个芯片上的不同功能(逻辑、内存、I/O接口、模拟…)不需要来自单一的CMOS技术。对不同的子系统采用不同的工艺技术来优化设计成本和产量可能更有利。这种演变也可以满足更多芯片的多样化和定制化需求。
趋势4:NAND和DRAM被推到极限非易失性存储器正在兴起
内存芯片市场预测显示，2020年内存将与2019年持平——这一变化可能部分与COVID-19减缓有关。2021年后，这个市场有望再次开始增长。新兴非易失性存储器市场预计将以>50%的复合年增长率增长，主要受嵌入式磁随机存取存储器(MRAM)和独立相变存储器(PCM)的需求推动。
NAND存储将继续递增，在未来几年内可能不会出现颠覆性架构变化。当今最先进的NAND产品具有128层存储能力。由于晶片之间的结合，可能会产生更多的层，从而使3D扩展继续下去。Imec通过开发像钌这样的低电阻字线金属，研究备用存储介质堆，提高通道电流，并确定控制压力的方法来实现这一路线图。我们还专注于用更先进的FinFET器件取代NAND外围的平面逻辑晶体管。我们正在 探索 3D FeFET与新型纤锌矿材料，作为3D NAND替代高端存储应用。作为传统3D NAND的替代品，我们正在评估新型存储器的可行性。
对于DRAM，单元缩放速度减慢，EUV光刻可能需要改进图案。三星最近宣布EUV DRAM产品将用于10nm (1a)级。除了 探索 EUV光刻用于关键DRAM结构的模式，imec还为真正的3D DRAM解决方案提供了构建模块。
在嵌入式内存领域，我通过大量的努力来理解并最终拆除所谓的内存墙，CPU从DRAM或基于SRAM的缓存中访问数据的速度有多快?如何确保多个CPU核心访问共享缓存时的缓存一致性?限制速度的瓶颈是什么? 我们正在研究各种各样的磁随机存取存储器(MRAM)，包括自旋转移转矩(STT)-MRAM，自旋轨道转矩(SOT)-MRAM和电压控制磁各向异性(VCMA)-MRAM)，以潜在地取代一些传统的基于SRAM的L1、L2和L3缓存(图4)。每一种MRAM存储器都有其自身的优点和挑战，并可能通过提高速度、功耗和/或内存密度来帮助我们克服内存瓶颈。为了进一步提高密度，我们还在积极研究可与磁隧道结相结合的选择器，这些是MRAM的核心。
趋势5:边缘人工智能芯片行业崛起
边缘 AI预计在未来五年内将实现100%的增长。与基于云的人工智能不同，推理功能是嵌入在位于网络边缘的物联网端点(如手机和智能扬声器)上的。物联网设备与一个相对靠近边缘服务器进行无线通信。该服务器决定将哪些数据发送到云服务器(通常是时间敏感性较低的任务所需的数据，如重新培训)，以及在边缘服务器上处理哪些数据。
与基于云的AI(数据需要从端点到云服务器来回移动)相比，边缘 AI更容易解决隐私问题。它还提供了响应速度和减少云服务器工作负载的优点。想象一下，一辆需要基于人工智能做出决定的自动 汽车 。由于需要非常迅速地做出决策，系统不能等待数据传输到服务器并返回。考虑到通常由电池供电的物联网设备施加的功率限制，这些物联网设备中的推理引擎也需要非常节能。
今天，商业上可用的边缘 AI芯片，加上快速GPU或ASIC，可达到1-100 Tops/W运算效率。对于物联网的实现，将需要更高的效率。Imec的目标是证明推理效率在10.000个Tops /W。
通过研究模拟内存计算架构，我们正在开发一种不同的方法。这种方法打破了传统的冯·诺伊曼计算模式，基于从内存发送数据到CPU(或GPU)进行计算。使用模拟内存计算，节省了来回移动数据的大量能量。2019年，我们演示了基于SRAM的模拟内存计算单元(内置22nm FD-SOI技术)，实现了1000Tops/W的效率。为了进一步提高到10.000Tops/W，我们正在研究非易失性存储器，如SOT-MRAM, FeFET和基于IGZO（铟镓锌氧化物）的存储器。
三星周四表示，它有望在本季度（即未来几周内）使用其 3GAE （早期 3 纳米级栅极全能）制造工艺开始大批量生产。该公告不仅标志着业界首个3nm级制造技术，也是第一个使用环栅场效应晶体管（GAAFET）的节点。
三星在财报说明中写道：“通过世界上首次大规模生产 GAA 3 纳米工艺来增强技术领先地位 。”（Exceed market growth by sustaining leadership in GAA process technology,adopt pricing strategies to ensure future investments, and raise the yield and portion of our advanced processe）
三星代工的 3GAE 工艺技术 是该公司首个使用 GAA 晶体管的工艺，三星官方将其称为多桥沟道场效应晶体管 (MBCFET)。
三星大约在三年前正式推出了其 3GAE 和 3GAP 节点。三星表示，该工艺将实现 30% 的性能提升、50% 的功耗降低以及高达 80% 的晶体管密度（包括逻辑和 SRAM 晶体管的混合）。不过，三星的性能和功耗的实际组合将如何发挥作用还有待观察。
理论上，与目前使用的 FinFET 相比，GAAFET 具有许多优势。在 GAA 晶体管中，沟道是水平的并且被栅极包围。GAA 沟道是使用外延和选择性材料去除形成的，这允许设计人员通过调整晶体管通道的宽度来精确调整它们。通过更宽的沟道获得高性能，通过更窄的沟道获得低功耗。这种精度大大降低了晶体管泄漏电流（即降低功耗）以及晶体管性能可变性（假设一切正常），这意味着更快的产品交付时间、上市时间和更高的产量。此外，根据应用材料公司最近的一份报告，GAAFET 有望将cell面积减少 20% 至 30% 。
说到应用，它最近推出的用于形成栅极氧化物叠层的高真空系统 IMS（集成材料解决方案）系统旨在解决 GAA 晶体管制造的主要挑战，即沟道之间的空间非常薄以及沉积多晶硅的必要性。在很短的时间内在沟道周围形成层栅氧化层和金属栅叠层。应用材料公司的新型 AMS 工具可以使用原子层沉积 (ALD)、热步骤和等离子体处理步骤沉积仅 1.5 埃厚的栅极氧化物。高度集成的机器还执行所有必要的计量步骤。
三星的 3GAE 是一种“早期”的 3nm 级制造技术，3GAE 将主要由三星 LSI（三星的芯片开发部门）以及可能一两个 SF 的其他 alpha 客户使用。请记住，三星的 LSI 和 SF 的其他早期客户倾向于大批量制造芯片，预计 3GAE 技术将得到相当广泛的应用，前提是这些产品的产量和性能符合预期。
过渡到全新的晶体管结构通常是一种风险，因为它涉及全新的制造工艺以及全新的工具。其他挑战是所有新节点引入并由新的电子设计自动化 (EDA) 软件解决的新布局方法、布局规划规则和布线规则。最后，芯片设计人员需要开发全新的 IP，价格昂贵。
外媒：三星3nm良率仅有20%
据外媒Phonearena报道，三星代工厂是仅次于巨头台积电的全球第二大独立代工厂。换句话说，除了制造自己设计的 Exynos 芯片外，三星还根据高通等代工厂客户的第三方公司提交的设计来制造芯片。
Snapdragon 865 应用处理器 (AP) 由台积电使用其 7nm 工艺节点构建。到了5nm Snapdragon 888 芯片组，高通回到了三星，并继续依靠韩国代工厂生产 4nm Snapdragon 8 Gen 1。这是目前为三星、小米、摩托罗拉制造的高端 Android 手机提供动力的 AP。
但在 2 月份，有报道称三星 Foundry 在其 4nm 工艺节点上的良率仅为 35%。这意味着只有 35% 的从晶圆上切割下来的芯片裸片可以通过质量控制。相比之下，台积电在生产 4nm Snapdragon 8 Gen 1 Plus 时实现了 70% 的良率。换句话说，在所有条件相同的情况下，台积电在同一时期制造的芯片数量是三星代工的两倍。
这就导致台积电最终收到高通的订单，以构建其剩余的 Snapdragon 8 Gen1 芯片组以及 Snapdragon 8 Gen 1 Plus SoC。我们还假设台积电将获得制造 3nm Snapdragon 8 Gen 2 的许可，即使高通需要向台积电支付溢价以让该芯片组的独家制造商在短时间内制造足够的芯片。
尽管三星最近表示其产量一直在提高，但《商业邮报》的一份报告称，三星 3nm 工艺节点的产量仍远低于公司的目标。虽然三星代工厂的全环栅极 (GAA) 晶体管架构首次推出其 3 纳米节点，使其在台积电（台积电将推出其 2 纳米节点的 GAA 架构）上处于领先地位，但三星代工厂在其早期 3 纳米生产中的良率一直处于10% 至 20%的范围 。
这不仅是三星需要改进的极低良率，而且比 Sammy 在 4nm Snapdragon 8 Gen 1 中所经历的上述 35% 良率还要糟糕。
Wccftech 表示，据消息人士称，三星将从明年开始向客户发货的 3nm GAA 芯片组的第一个“性能版本”实际上可能是新的内部 Exynos 芯片。据报道，三星一直在为其智能手机开发新的 Exynos 芯片系列，但现阶段尚不清楚它们是否会使用 3nm GAA 工艺节点制造。
台积电和三星很快就会有新的挑战者，因为英特尔曾表示，其目标是在 2024 年底之前接管行业的制程领导地位。它还率先获得了更先进的极紫外 (EUV) 光刻机。
第二代 EUV 机器被称为High NA 或高数值孔径。当前的 EUV 机器的 NA 为 0.33，但新机器的 NA 为 0.55。NA 越高，蚀刻在晶圆上的电路图案的分辨率就越高。这将帮助芯片设计人员和代工厂制造出新的芯片组，其中包含的晶体管数量甚至超过了当前集成电路上使用的数十亿个晶体管。
它还将阻止代工厂再次通过 EUV 机器运行晶圆以向芯片添加额外的功能。ASML 表示，第二代 EUV 机器产生的更高分辨率图案将提供更高的分辨率将使芯片特征小 1.7 倍，芯片密度增加 2.9 倍。
通过首先获得这台机器，英特尔将能够朝着从台积电和三星手中夺回制程领导地位的目标迈出一大步。
台积电3nm投产时间曝光
据台媒联合报报道，在晶圆代工三强争霸中，台积电和三星在3纳米争战，始终吸引全球半导体产业的目光。据调查，一度因开发时程延误，导致苹果新一代处理器今年仍采用5纳米加强版N4P的台积电3纳米，近期获得重大突破。台积电决定今年率先以第二版3纳米制程N3B，今年8月于今年南北两地，即新竹12厂研发中心第八期工厂及南科18厂P5厂同步投片，正式以鳍式场效电晶体（FinFET）架构，对决三星的环绕闸极（GAA）制程。
据台积电介绍，公司的3纳米（N3）制程技术将是5纳米（N5）制程技术之后的另一个全世代制程，在N3制程技术推出时将会是业界最先进的制程技术，具备最佳的PPA及电晶体技术。相较于N5制程技术，N3制程技术的逻辑密度将增加约70%，在相同功耗下速度提升10-15%，或者在相同速度下功耗降低25-30%。N3制程技术的开发进度符合预期且进展良好，未来将提供完整的平台来支援行动通讯及高效能运算应用，预期2021年将接获多个客户产品投片。此外，预计于2022下半年开始量产。
而如上所述，晶圆18厂将是台积电3nm的主要生产工厂。资料系那是，台积电南科的Fab 18是现下的扩产重心，旗下有P1 P4共4座5纳米及4奈厂，以及P5 P8共4座3纳米厂，而P1 P3的Fab 18A均处于量产状态，至于P4 P6的Fab 18B厂生产线则已建置完成，而Fab 18B厂，即3纳米制程产线，早在去年年年底就已开始进行测试芯片的下线投片。
在芯片设计企业还在为产能“明争暗斗”的时候，晶圆制造领域又是另外一番景象。对晶圆制造厂来说，眼下更重要的是3nm的突破。谁率先量产了3nm，谁就将占领未来晶圆制造产业的制高点，甚至还会影响AMD、英伟达等芯片巨头的产品路线图。
毫无疑问，在3nm这个节点，目前能一决雌雄的只有台积电和三星，但英特尔显然也在往先进制程方面发力。不过从近日的消息来看，台积电和三星两家企业在量产3nm这件事上进行的都颇为坎坷。Gartner 分析师 Samuel Wang表示，3nm 的斜坡将比之前的节点花费更长的时间。
近日，一份引用半导体行业消息来源的报告表明，据报道，台积电在其 3nm 工艺良率方面存在困难。消息来源报告的关键传言是台积电发现其 3nm FinFET 工艺很难达到令人满意的良率。但到目前为止，台积电尚未公开承认任何 N3 延迟，相反其声称“正在取得良好进展”。
众所周知，台积电3nm在晶体管方面采用鳍式场效应晶体管（FinFET）结构，FinFET运用立体的结构，增加了电路闸极的接触面积，进而让电路更加稳定，同时也达成了半导体制程持续微缩的目标。其实，FinFET晶体管走在3nm多多少少已是极限了，再向下将会遇到制程微缩而产生的电流控制漏电等物理极限问题，而台积电之所以仍选择其很大部分原因是不用变动太多的生产工具，也能有较具优势的成本结构。特别对于客户来说，既不用有太多设计变化还能降低生产成本，可以说是双赢局面。
从此前公开数据显示，与5nm芯片相比，台积电3nm芯片的逻辑密度将提高75%，效率提高15%，功耗降低30%。据悉，台积电 3nm 制程已于2021年3 月开始风险性试产并小量交货，预计将在2022年下半年开始商业化生产。
从工厂方面来看，中国台湾南科18厂四至六期是台积电3nm量产基地。客户方面，从上文可以看出，英特尔、苹果、高通等都选择了台积电。大摩分析师Charlie Chan日前发表报告称，台积电在2023年的3nm芯片代工市场上几乎是垄断性的，市场份额接近100%。
不同于台积电在良率方面的问题，三星在3nm的困难是3 纳米GAA 制程建立专利IP 数量方面落后。据南韩媒体报道，三星缺乏3 纳米GAA 制程相关专利，令三星感到不安。
三星在晶体管方面采用的是栅极环绕型 (Gate-all-around，GAA) 晶体管架构。相比台积电的FinFET晶体管，基于GAA的3nm技术成本肯定较高，但从性能表现上来看，基于GAA架构的晶体管可以提供比FinFET更好的静电特性，满足一定的珊极宽度要求，可以表现为同样工艺下，使用GAA架构可以将芯片尺寸做的更小。
平面晶体管、FinFET与GAA FET
与5nm制造工艺相比，三星的3nm GAA技术的逻辑面积效率提高了35%以上，功耗降低了50%，性能提高了约30%。三星在去年6月正式宣布3nm工艺制程技术已经成功流片。此外，三星还曾宣布将在 2022 年推出 3nm GAA 的早期版本，而其“性能版本”将在 2023 年出货。
目前，在工厂方面，此前有消息称三星可能会在美国投资170亿美元建设3nm芯片生产线。在客户方面，三星未有具体透露，但曾有消息称高通、AMD 等台积电重量级客户都有意导入三星 3nm 制程，但介于上述提到的韩媒报道高通已将其3nm AP处理器的代工订单交给台积电，三星3nm客户仍成谜。
在Pat Gelsinger于去年担任英特尔CEO之后，这家曾经在代工领域试水的IDM巨头又重新回到了这个市场。同时，他们还提出了很雄壮的野心。
在本月18日投资人会议上，英特尔CEO Pat Gelsinger再次强调，英特尔2nm制程将在2024年上半年可量产，这个量产时间早于台积电，意味2年后晶圆代工业务与台积电竞争态势会更白热化。
虽然在3nm工艺方面，英特尔没有过多的透露，但是Digitimes去年的研究报告分析了台积电、三星、Intel及IBM四家厂商在相同命名的半导体制程工艺节点上的晶体管密度问题，并对比了各家在10nm、7nm、5nm、3nm及2nm的晶体管密度情况。
在工厂方面，英特尔曾强调将斥资800亿欧元在欧洲设厂，英特尔德国负责人Christin Eisenschmid受访时透露，将在欧洲生产2nm或推进更小的芯片。英特尔将2nm作为扩大欧洲生产能力的重要关键，以避免未来在先进技术竞争中落后。
总的来说，在3nm节点，台积电、三星和英特尔谁会是最后的赢家可能只有交给时间来判定，但从目前情势来看，台积电或略胜一筹。
3nm已经到了摩尔定律的物理极限，往后又该如何发展？这已经成为全球科研人员亟待寻求的解法。目前，研究人员大多试图在晶体管技术、材料方面寻求破解之法。
上述三星在3nm制程中使用的GAA晶体管就是3nm后很好的选择，GAA设计通道的四个面周围有栅极，可减少漏电压并改善对通道的控制，这是缩小工艺节点时的关键。据报道，台积电在2nm工艺上也将采用GAA晶体管。
纳米线是直径在纳米量级的纳米结构。纳米线技术的基本吸引力之一是它们表现出强大的电学特性，包括由于其有效的一维结构而产生的高电子迁移率。
最近，来自 HZDR 的研究人员宣布，他们已经通过实验证明了长期以来关于张力下纳米线的理论预测。在实验中，研究人员制造了由 GaAs 核心和砷化铟铝壳组成的纳米线。最后，结果表明，研究人员确实可以通过对纳米线施加拉伸应变来提高纳米线的电子迁移率。测量到未应变纳米线和块状 GaAs 的相对迁移率增加约为 30%。研究人员认为，他们可以在具有更大晶格失配的材料中实现更显着的增加。
最近，英特尔一项关于“堆叠叉片式晶体管（stacked forksheet transistors）”的技术专利引起了人们的注意。
英特尔表示，新的晶体管设计最终可以实现3D和垂直堆叠的CMOS架构，与目前最先进的三栅极晶体管相比，该架构允许增加晶体管的数量。在专利里，英特尔描述了纳米带晶体管和锗薄膜的使用，后者将充当电介质隔离墙，在每个垂直堆叠的晶体管层中重复，最终取决于有多少个晶体管被相互堆叠在一起。
据了解，英特尔并不是第一家引用这种制造方法的公司，比利时研究小组Imec在2019年就曾提出这个方法，根据 Imec 的第一个标准单元模拟结果，当应用于 2nm 技术节点时，与传统的纳米片方法相比，该技术可以显着提高晶体管密度。
垂直传输场效应晶体管（VTFET）由IBM和三星共同公布，旨在取代当前用于当今一些最先进芯片的FinFET技术。新技术将垂直堆叠晶体管，允许电流在晶体管堆叠中上下流动，而不是目前大多数芯片上使用的将晶体管平放在硅表面上，然后电流从一侧流向另一侧。
据 IBM 和三星称，这种设计有两个优点。首先，它将允许绕过许多性能限制，将摩尔定律扩展到 1 纳米阈值之外。同时还可以影响它们之间的接触点，以提高电流并节约能源。他们表示，该设计可能会使性能翻倍，或者减少85%的能源消耗。
其实，对于3nm以后先进制程如何演进，晶体管制造只是解决方案的一部分，芯片设计也至关重要，需要片上互连、组装和封装等对器件和系统性能的影响降至最低。
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