CPPR模式

Common Path  Pessismism Removal。

Common path 是指的两条时钟路径在分叉前一起走过的部分，起点由时序分析来定。

Pessismism 是指在分析建立保持时间的时候，我们取的都是最坏/悲观的情况。

那么为什么又要Removal呢？请看下图。

以建立时间分析为例，我们给Launch Path最长的延迟参数，而Capture Path最短的延迟参数。但是对于C1和C2，它们属于Common Path，那么就不太合理，因为运行的时候这两个器件的延迟一定是一样的。

所以我们计算出来的建立时间容限要比实际值小一点，在这里是小了0.2*2ns。

除此之外，还要考虑Capture Clock和Launch Clock有效沿不同以及Cross Talk（串扰）的问题。

OCV 模式和 CPPR 模式的技术层面解答：

OCV是on-chip variation. 是指在同一个芯片上, 由于制造工艺等原因造成的偏差. 具体表现在到两个ff的clk端的时钟路径. 本来时间应该是一样的. 但是因为制造工艺也就是OCV的原因, 造成工具无法计算的快慢偏差.

timing derate. 这个值就是告诉工具, OCV的影响有多大. 通常signoff的时候. derate会有5%到10%. 不同工艺不同设计, 由工程师的经验决定.

如果两个clk path 的长度都是1, 在OCV 分析模式下, 1.05和0.95的derate.

原本是0的 skew就变成了 1x1.05 - 1x0.95 = 0.1的skew.

以上就是OCV和timing derate的关系. 在.18um甚至.13um工艺下. ocv的影响很小, 基本可以不考虑. 但是90nm及以下,基本都会设.

cppr (clock path pessimism removal) 或者 crpr (clock reconveregence pessimism removal)是同一件事情的两种叫法. Cadence公司的叫前者, Synopsys公司的叫后者. 在开启OCV模式之后, 这个选项才有意义.

由于分析方式过于悲观了. 因为两个时钟可能有共同路径. 既然是共同路径, 逻辑上就不可能有偏差. cppr就是干这的. 去除共同路径上过于悲观的估计. 只计算不同路径的OCV影响.

为什么有 OCV 模式和 OCV-CPPR 模式？

首先因为有PVT，就是由于半导体器件的参数和很多因素有关，比如制造工艺/运行温度/电源电压等，相对于这些因素，工艺库就会针对不同的环境给出的不同的参数值，这些参数会影响线网和单元的时延delay值。

在不同温度工艺电压下，把时延相关信息分为三档：best,typical,worst

那么，为了保证时许验证的结果是保守的，会采取集中不同的分析模式。STA分析方式主要有三种：single,worst_best,OCV

Single:在单一的情况下进行分析，即在做setup/hold分析时用同一种PVT模式下的时延信息

Worst_best:在分析时同时读入worst和best情况下的延迟信息，用worst下的延迟信息计算

Setup constraints,用best下的PVT模式计算hold  time constraints

OCV(on_chip_variation):在分析时同时读入worst情况下的PVT，在进行setup计算时，clock skew采用考虑到加工工艺的不确定性对时延的影响，用PVT中best（shortest）情况下计算，data delay用PVT中worst（longest）情况进行计算。计算Hold时相反。这种分析方式对芯片的timing非常严格。

【 我的理解 】

在EDA工具对这个STA问题的处理时，引入了derate的概念，来对应worst和best的PVT时延影响，在不同path计算时可设置derate取其best或worst的时延delay。（在实际 *** 作时，还可能只考虑一条路径上的悲观情况，另另一条路径derate=1,使约束条件更加乐观）

因为OCV模式过于严格，所以才用基于OCV分析方式下的CPPR模式来去除悲观路径的影响，而CPPR实际上还是保留了OCV模式的计算方法和原理， 因此我当初理解是认为他们的最大差异在于是否考虑 commom path 的影响 ，OCV模式下计算简单电路时共同路径会影响slack的值（乘derate后共同路径延迟相减为负），而采用时cppr不会（共同路径延迟相减为0）。

然而，理解不透彻的是

实际上在工具中ocv模式和cppr都是针对delay来说的，这种情况下二者delay肯定都考虑共同路径的影响，否则delay计算不准确，区别在于是否考虑悲观影响。

更准确地说： OCV 模式考虑共同路径的悲观影响，本身过于悲观，CPPR 不考虑common path 的悲观估计（计算偏差）。

原文链接： OCV与CPPR模式的理解_weixin_30929195的博客-CSDN博客

内存有两种，一种是DDR，另外一种是SDR。以下为两种内存的说明：

严格的说DDR应该叫DDR SDRAM，人们习惯称为DDR，部分初学者也常看到DDR SDRAM，就认为是SDRAM。DDR SDRAM是Double Data Rate SDRAM的缩写，是双倍速率同步动态随机存储器的意思。DDR内存是在SDRAM内存基础上发展而来的，仍然沿用SDRAM生产体系，因此对于内存厂商而言，只需对制造普通SDRAM的设备稍加改进，即可实现DDR内存的生产，可有效的降低成本。

SDRAM在一个时钟周期内只传输一次数据，它是在时钟的上升期进行数据传输；而DDR内存则是一个时钟周期内传输两次次数据，它能够在时钟的上升期和下降期各传输一次数据，因此称为双倍速率同步动态随机存储器。DDR内存可以在与SDRAM相同的总线频率下达到更高的数据传输率。

与SDRAM相比：DDR运用了更先进的同步电路，使指定地址、数据的输送和输出主要步骤既独立执行，又保持与CPU完全同步；DDR使用了DLL(Delay Locked Loop，延时锁定回路提供一个数据滤波信号)技术，当数据有效时，存储控制器可使用这个数据滤波信号来精确定位数据，每16次输出一次，并重新同步来自不同存储器模块的数据。DDR本质上不需要提高时钟频率就能加倍提高SDRAM的速度，它允许在时钟脉冲的上升沿和下降沿读出数据，因而其速度是标准SDRA的两倍。

二零零二年二月四日 – 中国讯 – 美国国家半导体公司 (National Semiconductor Corporation) (美国纽约证券交易所上市代号：NSM) 是一家占领导地位的接口芯片供货商，该公司推出一款成本低廉、功率消耗较低的高性能 Utopia-LVDS (低电压差分信号传输) 桥接器。这款专为支持电信应用方案而设的新芯片推出之后，将有助巩固该公司在接口技术市场上的领导地位。这个全新的单芯片解决方案基本上是一个 Utopia Level 2 总线串联/解串器 (SerDes)，可确保长达 16 米的 LVDS 链路也能够支持数据传输而性能不受影响，因此最适用于宽带上网设备、ATM 交换器、3G 基站及 xDSL 接入集线机。生产电信产品的厂商客户只要采用这款芯片，便可增加端口的密度，缩小印刷电路板的板面空间，降低功率消耗 40%，以及削减系统数据传输方面一半的成本。

美国国家半导体高集成度 LVDS 电信产品技术营销经理 Stephen Kempainen 表示：「美国国家半导体的全新 Utopia-LVDS 桥接芯片不但可提高端口的密度及系统性能，而且又可降低系统结构的每端口成本。美国国家半导体的 LVDS 串联器及解串器技术适用于电信接入系统，其优点是可以精简链路协议功能的设计，而 Utopia-LVDS 桥接芯片是一系列采用这种串联/解串技术的总线控制器的首款产品。四路 Utopia 桥接器是下一款即将推出的总线控制器芯片。这款芯片不但成本低廉，而且性能卓越，可支持任何长度的信息包，是厂商客户乐意采用的产品。」

美国国家半导体新推出的 DS92UT16 Utopia-LVDS 桥接器专为全面支持双向 Utopia 有效载量而设计，可传送流程控制数据，支持 64 字节扩展储存单元，以及利用 LVDS 链路支持嵌入式通信通道。由于这款桥接器可支持储存单元及内置式地址译码，因此可为高达 248 个物理层 (PHY) 端口寻址，以便加强系统性能。此外，这款芯片还设有其它的功能特色如更快的串行位传输率、高密度 xDSL 线路卡支持以及内置串联可靠性功能。对于专门生产电信产品的 OEM 厂商来说，DS92UT16 芯片是一款最理想而又容易使用的解决方案，因为这款芯片可确保他们的产品无论在功能、性能及价格等方面均更具竞争优势。

Utopia Level 2 总线在许多电信接入集线器系统之中均扮演一个关键的角色。由于 Utopia Level 2 总线的功能特别多样化，因此可确保存取系统能以 1 Mbps 至 622 Mbps 的速率传送数据。预计在 2003 年年底前，DSL 接入多任务器 (DSLAM) 芯片市场的销售额将超过 5.3 亿美元。目前消费者对高速上网设备的需求不断增加，新一代可支持数据串流的影音设备不断推陈出新，而可传输语音、视频及数据的服务也不断推出，这几股力量正推动 DSL 存取多任务器市场飞跃发展。

Utopia 总线是异步传输模式 (ATM) 链路与物理层 (PHY) 芯片之间的标准接口。美国国家半导体的 Utopia-LVDS 桥接器可将 56 信号 Utopia Level 2 总线串联及解串，有助精简电路板上物理层芯片与 ATM 层芯片之间的线路互连，以便底板或电缆的双向总线可以采用两条差分线路连接另一 DS92UT16 收发器，以便完成桥接功能。由于 DS92UT16 Utopia-LVDS 桥接器可支持高达 1.66 Gbps 的数据传输量，因此可将 Utopia 总线的连接范围扩大至包括低功率、低电磁干扰的 LVDS 接口。

将 Utopia Level 2 总线串联一起可减少电信系统线路卡与集线卡之间出现背极布线及电缆偏斜 (skew) 的问题，有助大幅节省电路板空间，以及缩小连接器与电缆的体积，使系统的整体成本可以大幅削减。此外，将 Utopia 总线串联一起也可提高系统的可靠性。DS92UT16 芯片设有全面冗余的主要及备用串行线路、内置自我测试 (BIST) 以及性能监测功能。性能监测功能可以在数据传输进行时检测及汇报误码率。较少连接器及管脚也有助提高系统的可靠性，换言之，印刷电路板出现故障的机会也会较少。

Utopia 简介

Utopia 是采用异步传输模式 (ATM) 的通用测试及 *** 作物理层接口 (Universal Test and Operations PHY Interface for ATM)，而 Utopia 是其英文缩写。ATM 论坛技术委员会 (ATM-Forum Technical Committee) 在一九九五年指定选用 Utopia Level 2 总线为 ATM 层 (数据链路) 与 ATM 物理层芯片之间的标准接口。标准的 Level 2 总线可支持 622 Mbps 的数据传输速度，而 Utopia Level 2 标准则可支持多达 31 颗物理层芯片 (从属) 及一颗 ATM 层芯片 (主控)。

价格、封装及供货情况

美国国家半导体的 DS92UT16 Utopia-LVDS 桥接芯片采用 196 管脚 BGA 封装，采购以 1,000 颗为单位，每颗售价为 39.88 美元，已有现货供应。

美国国家半导体公司简介

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