DDR2和DDR3内存有什么区别

DDR2 DDR2发明与发展： DDR2/DDR II（Double Data Rate 2）SDRAM是由JEDEC（电子设备工程联合委员会）进行开发的新生代内存技术标准，它与上一代DDR内存技术标准最大的不同就是，虽然同是采用了在时钟的上升/下降延同时进行数据传输的基本方式，但DDR2内存却拥有两倍于上一代DDR内存预读取能力（即：4bit数据读预取）。换句话说，DDR2内存每个时钟能够以4倍外部总线的速度读/写数据，并且能够以内部控制总线4倍的速度运行。 此外，由于DDR2标准规定所有DDR2内存均采用FBGA封装形式，而不同于目前广泛应用的TSOP/TSOP-II封装形式，FBGA封装可以提供了更为良好的电气性能与散热性，为DDR2内存的稳定工作与未来频率的发展提供了坚实的基础。回想起DDR的发展历程，从第一代应用到个人电脑的DDR200经过DDR266、DDR333到今天的双通道DDR400技术，第一代DDR的发展也走到了技术的极限，已经很难通过常规办法提高内存的工作速度；随着Intel最新处理器技术的发展，前端总线对内存带宽的要求是越来越高，拥有更高更稳定运行频率的DDR2内存将是大势所趋。 [编辑本段]DDR2与DDR的区别： 1、延迟问题： 从上表可以看出，在同等核心频率下，DDR2的实际工作频率是DDR的两倍。这得益于DDR2内存拥有两倍于标准DDR内存的4BIT预读取能力。换句话说，虽然DDR2和DDR一样，都采用了在时钟的上升延和下降延同时进行数据传输的基本方式，但DDR2拥有两倍于DDR的预读取系统命令数据的能力。也就是说，在同样100MHz的工作频率下，DDR的实际频率为200MHz，而DDR2则可以达到400MHz。 这样也就出现了另一个问题：在同等工作频率的DDR和DDR2内存中，后者的内存延时要慢于前者。举例来说，DDR 200和DDR2-400具有相同的延迟，而后者具有高一倍的带宽。实际上，DDR2-400和DDR 400具有相同的带宽，它们都是3.2GB/s，但是DDR400的核心工作频率是200MHz，而DDR2-400的核心工作频率是100MHz，也就是说DDR2-400的延迟要高于DDR400。 2、封装和发热量： DDR2内存技术最大的突破点其实不在于用户们所认为的两倍于DDR的传输能力，而是在采用更低发热量、更低功耗的情况下，DDR2可以获得更快的频率提升，突破标准DDR的400MHZ限制。 DDR内存通常采用TSOP芯片封装形式，这种封装形式可以很好的工作在200MHz上，当频率更高时，它过长的管脚就会产生很高的阻抗和寄生电容，这会影响它的稳定性和频率提升的难度。这也就是DDR的核心频率很难突破275MHZ的原因。而DDR2内存均采用FBGA封装形式。不同于目前广泛应用的TSOP封装形式，FBGA封装提供了更好的电气性能与散热性，为DDR2内存的稳定工作与未来频率的发展提供了良好的保障。 DDR2内存采用1.8V电压，相对于DDR标准的2.5V，降低了不少，从而提供了明显的更小的功耗与更小的发热量，这一点的变化是意义重大的。 [编辑本段]DDR2采用的新技术： 除了以上所说的区别外，DDR2还引入了三项新的技术，它们是OCD、ODT和Post CAS。 OCD（Off-Chip Driver）：也就是所谓的离线驱动调整，DDR II通过OCD可以提高信号的完整性。DDR II通过调整上拉（pull-up）/下拉（pull-down）的电阻值使两者电压相等。使用OCD通过减少DQ-DQS的倾斜来提高信号的完整性；通过控制电压来提高信号品质。 ODT：ODT是内建核心的终结电阻器。我们知道使用DDR SDRAM的主板上面为了防止数据线终端反射信号需要大量的终结电阻。它大大增加了主板的制造成本。实际上，不同的内存模组对终结电路的要求是不一样的，终结电阻的大小决定了数据线的信号比和反射率，终结电阻小则数据线信号反射低但是信噪比也较低；终结电阻高，则数据线的信噪比高，但是信号反射也会增加。因此主板上的终结电阻并不能非常好的匹配内存模组，还会在一定程度上影响信号品质。DDR2可以根据自己的特点内建合适的终结电阻，这样可以保证最佳的信号波形。使用DDR2不但可以降低主板成本，还得到了最佳的信号品质，这是DDR不能比拟的。 Post CAS：它是为了提高DDR II内存的利用效率而设定的。在Post CAS *** 作中，CAS信号（读写/命令）能够被插到RAS信号后面的一个时钟周期，CAS命令可以在附加延迟（Additive Latency）后面保持有效。原来的tRCD（RAS到CAS和延迟）被AL（Additive Latency）所取代，AL可以在0，1，2，3，4中进行设置。由于CAS信号放在了RAS信号后面一个时钟周期，因此ACT和CAS信号永远也不会产生碰撞冲突。 采用双通道运行，速度是DDR的2倍。 总的来说，DDR2采用了诸多的新技术，改善了DDR的诸多不足，虽然它目前有成本高、延迟慢能诸多不足，但相信随着技术的不断提高和完善，这些问题终将得到解决。 [编辑本段]双通道内存的搭建： 需要INTEL芯片组的支持，内存的CAS延迟、容量需要相同。 不过，INTEL的d性双通道的出现使双通道的形成条件更加宽松，不同容量的内存甚至都能组建双通道。 DDR3 概述 针对Intel新型芯片的一代内存技术（但目前主要用于显卡内存），频率在800M以上，和DDR2相比优势如下： (1)功耗和发热量较小：吸取了DDR2的教训，在控制成本的基础上减小了能耗和发热量，使得DDR3更易于被用户和厂家接受。 (2)工作频率更高：由于能耗降低，DDR3可实现更高的工作频率，在一定程度弥补了延迟时间较长的缺点，同时还可作为显卡的卖点之一，这在搭配DDR3显存的显卡上已有所表现。 (3)降低显卡整体成本：DDR2显存颗粒规格多为16M X 32bit，搭配中高端显卡常用的128MB显存便需8颗。而DDR3显存颗粒规格多为32M X 32bit，单颗颗粒容量较大，4颗即可构成128MB显存。如此一来，显卡PCB面积可减小，成本得以有效控制，此外，颗粒数减少后，显存功耗也能进一步降低。 (4)通用性好：相对于DDR变更到DDR2，DDR3对DDR2的兼容性更好。由于针脚、封装等关键特性不变，搭配DDR2的显示核心和公版设计的显卡稍加修改便能采用DDR3显存，这对厂商降低成本大有好处。 目前，DDR3显存在新出的大多数中高端显卡上得到了广泛的应用。 [编辑本段]设计 一、DDR3在DDR2基础上采用的新型设计： DDR3 1．8bit预取设计，而DDR2为4bit预取，这样DRAM内核的频率只有接口频率的1/8，DDR3-800的核心工作频率只有100MHz。 2．采用点对点的拓朴架构，以减轻地址/命令与控制总线的负担。 3．采用100nm以下的生产工艺，将工作电压从1.8V降至1.5V，增加异步重置（Reset）与ZQ校准功能。 二、DDR3与DDR2几个主要的不同之处 ： 1.突发长度（Burst Length，BL） 由于DDR3的预取为8bit，所以突发传输周期（Burst Length，BL）也固定为8，而对于DDR2和早期的DDR架构系统，BL=4也是常用的，DDR3为此增加了一个4bit Burst Chop（突发突变）模式，即由一个BL=4的读取 *** 作加上一个BL=4的写入 *** 作来合成一个BL=8的数据突发传输，届时可通过A12地址线来控制这一突发模式。而且需要指出的是，任何突发中断 *** 作都将在DDR3内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。 2.寻址时序（Timing） 就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提高。DDR2的CL范围一般在2～5之间，而DDR3则在5～11之间，且附加延迟（AL）的设计也有所变化。DDR2时AL的范围是0～4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。另外，DDR3还新增加了一个时序参数——写入延迟（CWD），这一参数将根据具体的工作频率而定。 3.DDR3新增的重置（Reset）功能 重置是DDR3新增的一项重要功能，并为此专门准备了一个引脚。DRAM业界很早以前就要求增加这一功能，如今终于在DDR3上实现了。这一引脚将使DDR3的初始化处理变得简单。当Reset命令有效时，DDR3内存将停止所有 *** 作，并切换至最少量活动状态，以节约电力。 在Reset期间，DDR3内存将关闭内在的大部分功能，所有数据接收与发送器都将关闭，所有内部的程序装置将复位，DLL（延迟锁相环路）与时钟电路将停止工作，而且不理睬数据总线上的任何动静。这样一来，将使DDR3达到最节省电力的目的。 4.DDR3新增ZQ校准功能 ZQ也是一个新增的脚，在这个引脚上接有一个240欧姆的低公差参考电阻。这个引脚通过一个命令集，通过片上校准引擎（On-Die Calibration Engine，ODCE）来自动校验数据输出驱动器导通电阻与ODT的终结电阻值。当系统发出这一指令后，将用相应的时钟周期（在加电与初始化之后用512个时钟周期，在退出自刷新 *** 作后用256个时钟周期、在其他情况下用64个时钟周期）对导通电阻和ODT电阻进行重新校准。 5.参考电压分成两个 在DDR3系统中，对于内存系统工作非常重要的参考电压信号VREF将分为两个信号，即为命令与地址信号服务的VREFCA和为数据总线服务的VREFDQ，这将有效地提高系统数据总线的信噪等级。 6.点对点连接（Point-to-Point，P2P） 这是为了提高系统性能而进行的重要改动，也是DDR3与DDR2的一个关键区别。在DDR3系统中，一个内存控制器只与一个内存通道打交道，而且这个内存通道只能有一个插槽，因此，内存控制器与DDR3内存模组之间是点对点（P2P）的关系（单物理Bank的模组），或者是点对双点（Point-to-two-Point，P22P）的关系（双物理Bank的模组），从而大大地减轻了地址/命令/控制与数据总线的负载。而在内存模组方面，与DDR2的类别相类似，也有标准DIMM（台式PC）、SO-DIMM/Micro-DIMM（笔记本电脑）、FB-DIMM2（服务器）之分，其中第二代FB-DIMM将采用规格更高的AMB2（高级内存缓冲器）。 面向64位构架的DDR3显然在频率和速度上拥有更多的优势，此外，由于DDR3所采用的根据温度自动自刷新、局部自刷新等其它一些功能，在功耗方面DDR3也要出色得多，因此，它可能首先受到移动设备的欢迎，就像最先迎接DDR2内存的不是台式机而是服务器一样。在CPU外频提升最迅速的PC台式机领域，DDR3未来也是一片光明。目前Intel所推出的新芯片-熊湖(Bear Lake)，其将支持DDR3规格，而AMD也预计同时在K9平台上支持DDR2及DDR3两种规格。 [编辑本段]发展 早在2002年6月28日，JEDEC就宣布开始开发DDR3内存标准，但从2006的情况来看，DDR2才刚开始普及，DDR3标准更是连影也没见到。不过目前已经有众多厂商拿出了自己的DDR3解决方案，纷纷宣布成功开发出了DDR3内存芯片，从中我们仿佛能感觉到DDR3临近的脚步。而从已经有芯片可以生产出来这一点来看，DDR3的标准设计工作也已经接近尾声。 半导体市场调查机构iSuppli预测DDR3内存将会在2008年替代DDR2成为市场上的主流产品，iSuppli认为在那个时候DDR3的市场份额将达到55%。截至2008年11月底的情况看，这个预期还是比较准确，市场上已经占据了很多运行频率为1066,1333,1600,甚至2000MHz的DDR3内存，接口类型有200和240 PIN两种。不过，就具体的设计来看，DDR3与DDR2的基础架构并没有本质的不同。从某种角度讲，DDR3是为了解决DDR2发展所面临的限制而催生的产物。 由于DDR2内存的各种不足，制约了其进一步的广泛应用，DDR3内存的出现，正是为了解决DDR2内存出现的问题，具体有： 更高的外部数据传输率 更先进的地址/命令与控制总线的拓朴架构 在保证性能的同时将能耗进一步降低 为了满足这些要求，DDR3内存在DDR2内存的基础上所做的主要改进包括： 8bit预取设计，DDR2为4bit预取，这样DRAM内核的频率只有接口频率的1/8，DDR3-800的核心工作频率只有100MHz。 采用点对点的拓朴架构，减轻地址/命令与控制总线的负担。 采用100nm以下的生产工艺，将工作电压从1.8V降至1.5V，增加异步重置（Reset）与ZQ校准功能。 [编辑本段]DDR3内存的技术改进 逻辑Bank数量 DDR2 SDRAM中有4Bank和8Bank的设计，目的就是为了应对未来大容量芯片的需求。而DDR3很可能将从2Gb容量起步，因此起始的逻辑Bank就是8个，另外还为未来的16个逻辑Bank做好了准备。 封装（Packages） DDR3由于新增了一些功能，所以在引脚方面会有所增加，8bit芯片采用78球FBGA封装，16bit芯片采用96球FBGA封装，而DDR2则有60/68/84球FBGA封装三种规格。并且DDR3必须是绿色封装，不能含有任何有害物质。 突发长度（BL，Burst Length） 由于DDR3的预取为8bit，所以突发传输周期（BL，Burst Length）也固定为8，而对于DDR2和早期的DDR架构的系统，BL=4也是常用的，DDR3为此增加了一个4-bit Burst Chop（突发突变）模式，即由一个BL=4的读取 *** 作加上一个BL=4的写入 *** 作来合成一个BL=8的数据突发传输，届时可通过A12地址线来控制这一突发模式。而且需要指出的是，任何突发中断 *** 作都将在DDR3内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。 寻址时序（Timing） 就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提高。DDR2的CL范围一般在2至5之间，而DDR3则在5至11之间，且附加延迟（AL）的设计也有所变化。DDR2时AL的范围是0至4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。另外，DDR3还新增加了一个时序参数——写入延迟（CWD），这一参数将根据具体的工作频率而定。 从环保角度去看，降低功耗对业界是有着实实在在的贡献的，全球的PC每年的耗电量相当惊人，即使是每台PC减低1W的幅度，其省电量都是非常可观的。 降低功耗 DDR3内存在达到高带宽的同时，其功耗反而可以降低，其核心工作电压从DDR2的1.8V降至1.5V，相关数据预测DDR3将比现时DDR2节省30%的功耗，当然发热量我们也不需要担心。就带宽和功耗之间作个平衡，对比现有的DDR2-800产品，DDR3-800、1066及1333的功耗比分别为0.72X、0.83X及0.95X，不但内存带宽大幅提升，功耗表现也比上代更好. 在这个冬季即将结束，三星正式推出目前世界上单颗密度最大的DDR3芯片，基于50纳米制造工艺，推单颗容量到了4GB,这个终于使得我们可以更快的跨入64位的时代，因为单根PC内存条的容量已达到了惊人的32GB。 新的芯片比先前的DDR3芯片功耗降低了40%， 其次，这也为单根32GB的内存条的上市扫清了障碍，最初面市的32GB的RDIMM内存用于服务器领域采取双面封装（每一面由4×4GDDR3芯片组成），同时会面对桌面市场提供8G的UDIMM内存提供给工作站和PC平台，以及8GB的SO-DIMM笔记本电脑内存。 新的低功耗DDR3内存设计工作电压为1.35伏，比之前1.5伏的DDR3芯片降低大约20%功耗，同时最大吞吐速度达到1.6Gbps。 另外，DDR2的价格恐怕会依然疲软，我在想我的本本是不是应该升级到DDR2 4GB了呢？而根据IDC的预测DDR3内存市场份额将从目前的29%到2011年达到72%。 与DDR2的不同之处 逻辑Bank数量，DDR2 SDRAM中有4Bank和8Bank的设计，目的就是为了应对未来大容量芯片的需求。而DDR3很可能将从2GB容量起步，因此起始的逻辑Bank就是8个，另外还为未来的16个逻辑Bank做好了准备。 封装（Packages），DDR3由于新增了一些功能，所以在引脚方面会有所增加，8bit芯片采用78球FBGA封装，16bit芯片采用96球FBGA封装，而DDR2则有60/68/84球FBGA封装三种规格。并且DDR3必须是绿色封装，不能含有任何有害物质。 突发长度（BL，Burst Length），由于DDR3的预取为8bit，所以突发传输周期（BL，Burst Length）也固定为8，而对于DDR2和早期的DDR架构的系统，BL=4也是常用的，DDR3为此增加了一个4-bit Burst Chop（突发突变）模式，即由一个BL=4的读取 *** 作加上一个BL=4的写入 *** 作来合成一个BL=8的数据突发传输，届时可透过A12位址线来控制这一突发模式。而且需要指出的是，任何突发中断 *** 作都将在DDR3内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。 寻址时序（Timing），就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提升。DDR2的CL范围一般在2至5之间，而DDR3则在5至11之间，且附加延迟（AL）的设计也有所变化。DDR2时AL的范围是0至4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。另外，DDR3还新增加了一个时序参数——写入延迟（CWD），这一参数将根据具体的工作频率而定。 新增功能——重置（Reset），重置是DDR3新增的一项重要功能，并为此专门准备了一个引脚。DRAM业界已经很早以前就要求增这一功能，如今终于在DDR3身上实现。这一引脚将使DDR3的初始化处理变得简单。当Reset命令有效时，DDR3内存将停止所有的 *** 作，并切换至最少量活动的状态，以节约电力。在Reset期间，DDR3内存将关闭内在的大部分功能，所以有数据接收与发送器都将关闭。所有内部的程式装置将复位，DLL（延迟锁相环路）与时钟电路将停止工作，而且不理睬数据总线上的任何动静。这样一来，将使DDR3达到最节省电力的目的。 新增功能——ZQ校准，ZQ也是一个新增的脚，在这个引脚上接有一个240欧姆的低公差参考电阻。这个引脚透过一个命令集，经由片上校准引擎（ODCE，On-Die Calibration Engine）来自动校验数据输出驱动器导通电阻与终结电阻器（ODT，On-Die Termination）的终结电阻值。当系统发出这一指令之后，将用相对应的时钟周期（在加电与初始化之后用512个时钟周期，在退出自刷新 *** 作后用256个时钟周期、在其他情况下用64个时钟周期）对导通电阻和ODT电阻进行重新校准

希望采纳

DDR2（Double Data Rate 2）综述：

回想起DDR的发展历程，从DDR200经过DDR266、DDR333到今天的双通道DDR400、DDR533技术，第一代DDR的发展已经走到了技术的极限。由于DDR-I架构的局限性，当频率达到400MHz后，就很难再有所提升，而随着新的处理器技术不断发展，前端总线对内存带宽的要求却越来越高，老迈的DDR SDRAM已经无法胜任，拥有更高更稳定运行频率的内存将是大势所趋，DDR II不可阻挡地走到了大众面前。

相对来说，作为接班人的DDR-Ⅱ在总体上仍保留了DDR-I的大部分特性，相比DDR-I的设计变动并不大，即使针脚数发生了改变，但仍可以强行将DDR II的内存插入到DDR-I的DIMM槽中，这也是需要大家注意的地方。总体而言，DDR-Ⅱ主要进行了以下几点改进：

1．改进针脚设计：DDR2的针脚数量为240针，而DDR内存为184针。(注：DDR-II针脚数量有200Pin、220Pin、240Pin三种，其中240Pin的DDR-Ⅱ将用于桌面PC系列)

2．降低工作电压：DDR2内存的VDIMM电压为1.8V，也和DDR内存的2.5V不同。

3．改进封装方式：它采用了更为先进的FBGA封装方式替代了传统的TSOP/TSOP-II方式。

4．更低的延迟时间：DDR2内存的延迟时间介于1.8ns到2.2ns之间（由厂商根据工作频率不同而设定），远低于DDR的2.9ns。由于延迟时间的降低，从而使DDR2可以达到更高的频率，最高可以达到1GHz以上的有效频率。

5. 4bit Prefect架构（4位数据预读取）：这也是DDR II内存能在相同的核心频率下，达到更高的数据传输率的关键技术之一。

6．OCD（Off-Chip Driver离线驱动调校）：使用OCD通过减少DQ-DQS的倾斜来提高信号的完整性；通过控制电压来提高信号品质。（OCD功能在普通台式机上并没有什么作用，其优点主要体现在服务器领域）

7．ODT（On Die Terminator片内终结电阻）：终结电阻器可以和内存颗粒的"特性"相符，从而减少内存与主板的兼容问题的出现。

8．Posted CAS功能：Posted CAS是为了解决DDR内存中指令冲突问题，提高DDR II内存的利用效率而设计的功能。（Posted CAS功能的优势只有在那些读写命令非常频繁的运作环境下才能体现，对于一般的应用来说，开启Posted CAS功能反而会降低系统的整体性能）

DDR与DDR II对比表：

DDR SDAMR

DDR II SDRAM

时钟频率

100/133/166/200MHz

200/266/333MHz

数据传输率

200/266/333/400MBPS

400/533/667MBPS

工作电压

2.5V

1.8V

针脚数

184Pin

200Pin、220Pin、240Pin(240Pin为主流标准)

封装技术

TSOP-II/CSP

CSP（FBGA）封装

最大功率

418毫瓦

318毫瓦

预取设计

2Bit

4Bit

突发长度

2/4/8

4/8

L-BANK数量

最多4个

最多8个

CL值

1.5、2.5、3.5、3

3、4、5

AL值

无

0、1、2、3、4

接口标准

SSTL_2

SSTL_18

系统最高P-BANK数量

8

4

新增特性

COD、ODT、POSTED CAS

DDR II内存技术详解

1、改进针脚设计

虽说DDR-Ⅱ是在DDR的基础之上改进而来的，外观、尺寸上与目前的DDR内存几乎一样，但为了保持较高的数据传输率，适合电气信号的要求， DDR-Ⅱ对针脚进行重新定义，采用了双向数据控制针脚，针脚数也由DDR的184Pin变为240Pin(注：DDR-II针脚数量有200Pin、220Pin、240Pin三种，其中240Pin的DDR-Ⅱ将用于桌面PC系列。)

2、更低的工作电压

由于DDR-II内存使用更为先进的制造工艺（DDRII内存将采用0.09微米的制作工艺，其内存容量可以达到1GB到2GB，而随后DDRII内存将会在制造上进一步提升为更加先进的0.065微米制作工艺，这样DDRII内存的容量可以达到4GB。）和对芯片核心的内部改进，DDRII内存将把工作电压降到1.8V，这就预示着DDRII内存的功耗和发热量都会在一定程度上得以降低：在533MHz频率下的功耗只有304毫瓦（而DDR在工作电压为2.5V，在266MHZ下功耗为418毫瓦）。不过降低工作电压也来了一个问题：在DDR2初始的200-266MHz的时钟速度上，当模块中组装了32个DRAM芯片时，由于DDR2的核心电压只有1.8V，使得DDR2的边沿斜率比DDR慢。边沿斜率降低的结果是：同一个更高的电压信号相比，电压信号上升时间加长，这加大了制造上的难度。

3、更小的封装

目前DDR内存主要采用TSOP-Ⅱ封装,而在DDRⅡ时代，TSOP-Ⅱ封装将彻底退出内存封装市场，改用更先进的CSP（FBGA）无铅封装技术，它是比TSOP-Ⅱ更为贴近芯片尺寸的封装方法，并且由于在晶圆上就做好了封装布线，在可靠性方面可以达到了更高的水平。DDR II将有两种封装形式，如果数据位宽是4bit/8bit，则采用64-ball的FBGA封装，数据位宽是16bit，则采用84-ball的FBGA封装。

4、更低的延迟时间，

图-1 延迟时间示意图

在DDR2中，整个内存子系统都重新进行了设计，大大降低了延迟时间，延迟时间介于1.8ns到2.2ns之间（由厂商根据工作频率不同而设定），远低于DDR的2.9ns。由于延迟时间的降低，从而使DDR2可以达到更高的频率，最高可以达到1GHz以上的有效频率。而DDR1由于已经接近了其物理极限，其延迟时间无法进一步降低，这也是为什么DDR1的最大运行频率不能再有效提高的原因之一。

5、采用了4bit Prefect架构

图-2 4bit Prefect示意图

DDR-Ⅱ在DDR的基础上之上新增4位数据预取的特性，这也是DDR II的关键技术之一。现在的DRAM内部都采用了4bank的结构，内存颗粒内部单元我们称之为Cell，它是由一组Memory Cell Array构成，也就是内存单元队列。目前内存颗粒的频率分成三种，一种是DRAM核心频率，一种是时钟频率，还有一种是数据传输率。

在SDRAM中，SDRAM也就是同步DRAM，它的数据传输率是和时钟周期同步的，SDRAM的DRAM核心频率和时钟频率以及数据传输率都一样。以PC-133SDRAM为例，它的核心频率/时钟频率/数据传输率分别是133MHz/133MHz/133Mbps。

在DDR I SDRAM中，核心频率和时钟频率是一样的，而数据传输率是时钟频率的两倍，关于这点我们都已经非常的清楚了，DDR也就是Double data rating内存可以在每个时钟周期的上升延和下降延传输数据，也就是一个时钟周期可以传输2bit数据，因此DDR I的数据传输率是时钟频率的两倍。以DDR266 SDRAM为例，它的核心频率/时钟频率/数据传输率分别是133MHz/133MHz/266Mbps。目前JEDEC标准中的DDR I SDRAM的最高标准是DDR400，它的核心频率/时钟频率/数据传输率分别是200MHz/200MHz/400Mbps。颗粒内部的基本组成单元cell的工作频率为200MHz，这个频率再提高会带来稳定性和成本方面的问题。

而在DDR II SDRAM中，核心频率和时钟频率已经不一样了，由于DDR II采用了4bit Prefetch技术。Prefetch可以意译为"数据预取"技术，可以认为是端口数据传输率和内存Cell之间数据读/写之间的倍率，如DDR I为2bit Prefetch，因此DDR I的数据传输率是核心Cell工作频率的两部。DDR II采用了4bit Prefetch架构，也就是它的数据传输率是核心工作频率的四倍。实际上数据先输入到I/O缓冲寄存器，再从I/O寄存器输出。DDR II 400 SDRAM的核心频率/时钟频率/数据传输率分别是100MHz/200MHz/400Mbps。大家要注意的是，DDR II 400 SDRAM的核心频率和DDR I 200是一样的，但是DDR II 400的数据传输率是DDR I 200的两倍。因此，DDR-Ⅱ虽然实现了4-bit预取，但在实际效能上，与DDR是一样的。因此在相同的核心频率下，DDR-Ⅱ达到了两倍于DDR的的带宽的水平有一个前提条件，那就是DDR-Ⅱ的外部时钟频率也是DDR和SDRAM的两倍。

6、OCD功能

图-3 OCD原理图示

OCD的英文全称为Off-Chip Driver，译为离线驱动调校，DDR-Ⅱ加入了可选的OCD功能，OCD的主要用意在于调整I/O接口端的电压，来补偿上拉与下拉电阻值，从而可以提高信号的完整性。DDR II主要通过调整上拉（pull-up）/下拉（pull-down）的电阻值使DQS低电平/DQ高电平时电压相等，如果不满足要求，则通过设定突发长度的地址线来传送上拉/下拉电阻等级，从而减少DQ-DQS的倾斜来提高信号的完整性及控制电压来提高信号品质。不过，由于在一般情况下普能台式机对应用环境稳定程度并不太高，只要存在差分DQS时就基本可以保证同步的准确性，因此OCD功能在普通台式机上并没有什么作用，其优点主要体现在服务器领域。

7、ODT 功能

图-4 ODT原理图示

ODT的英文全称为On Die Terminator，中文意思是片内终结器设计。在进入DDR时代，DDR内存对工作环境提出更高的要求，如果先前发出的信号不能被电路终端完全吸收掉而在电路上形成反射现象，就会对后面信号的影响从而造成运算出错。因此目前支持DDR主板都是通过采用终结电阻来解决这个问题。由于每根数据线至少需要一个终结电阻，这意味着每块DDR主板需要大量的终结电阻，这也无形中增加了主板的生产成本,而且由于不同的内存模组对终结电阻的要求不可能完全一样，也造成了所谓的“内存兼容性问题”。

而在DDR II中加入了ODT功能，即是将终结电阻设于内存芯片内，当在DRAM模组工作时把终结电阻器关掉，而对于不工作的DRAM模组则进行终结 *** 作，起到减少信号反射的作用（注：ODT的功能与禁止由北桥芯片控制，在开机进行EMRS时进行设置，ODT所终结的信号包括DQS、RDQS、DQ等等。），这样可以产生更干净的信号品质，从而产生更高的内存时钟频率速度。而将终结电阻设计在内存芯片之上还可以简化了主板的设计，降低了主板的成本，而且终结电阻器可以和内存颗粒的"特性"相符，从而减少内存与主板的兼容问题的出现。

8、Posted CAS功能

图-5 Posted CAS原理图示

Posted CAS是为了解决DDR内存中指令冲突问题，提高DDR II内存的利用效率而设计的功能。在Posted CAS *** 作中，它允许CAS信号紧随RAS发送（相对于以往的DDR等于将CAS前置），CAS信号（读写/命令）能够被插到RAS信号后面的一个时钟周期，CAS命令可以在附加延迟（Additive Latency）后面保持有效。但读/写 *** 作并没有因此而提前，仍有要保证有足够的延迟/潜伏期，为此在DDR-Ⅱ中引入“Additive Latency”概念（简称AL，主要用来代替原来的“RAS到CAS和延迟”，意为附加潜伏期。），而CL也不再采用原来的x.5的设计，而采用整数设计（CL最低值为3，最高为5）。与CL一样，AL单位为时钟周期数，AL可以在0，1，2，3，4中进行设置，当AL设为0时，前置CAS无效，内存在传统DDR模式下运行。Posted CAS优点到于可以很容易解决ACT和CAS信号之间产生碰撞的冲突，从而提高了命令、数据总线的效率及实际的内存带宽。

不过Posted CAS也存在一个问题，就是在背靠背式读取数据时，由于要经过AL加CL的潜伏期，所以会增加读取的延迟反而增加了。因此Posted CAS功能的优势只有在那些读写命令非常频繁的运作环境下才能体现，对于一般的应用来说，开启Posted CAS功能反而会降低系统的整体性能。

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