推进半导体技术发展的五大趋势

过去几十年，全球半导体行业增长主要受台式机、笔记本电脑和无线通信产品等尖端电子设备的需求，以及基于云计算兴起的推动。这些增长将继续为高性能计算市场领域开发新应用程序。

首先，5G将让数据量呈指数级增长。我们需要越来越多的服务器来处理和存储这些数据。2020年Yole报告，这些服务器核心的高端CPU和GPU的复合年增长率有望达到29%。它们将支持大量的数据中心应用，比如超级计算和高性能计算服务。在云 游戏 和人工智能等新兴应用的推动下，GPU预计将实现更快增长。例如，2020年3月，互联网流量增长了近50%，法兰克福的商业互联网数据交换创下了数据吞吐量超过每秒9.1兆兆位的新世界纪录。

第二个主要驱动因素是移动SoC——智能手机芯片。这个细分市场增长虽然没有那么快, 但这些SoC在尺寸受限的芯片领域对更多功能的需求，将推动进一步技术创新。

除了逻辑、内存和3D互联的传统维度扩展之外，这些新兴应用程序将需要利用跨领域的创新。这需要在器件、块和SoC级别进行新模块、新材料和架构的改变，以实现在系统级别的效益。我们将这些创新归纳为半导体技术的五大发展趋势。

趋势一:摩尔定律还有用，将为半导体技术续命8到10年…

在接下来的8到10年里，CMOS晶体管的密度缩放将大致遵循摩尔定律。这将主要通过EUV模式和引入新器件架构来实现逻辑标准单元缩放。

在7nm技术节点上引入了极紫外(EUV)光刻，可在单个曝光步骤中对一些最关键的芯片结构进行了设计。在5nm技术节点之外(即关键线后端(BEOL)金属节距低于28-30nm时)，多模式EUV光刻将不可避免地增加了晶圆成本。最终，我们希望高数值孔径(High-NA) EUV光刻技术能够用于行业1nm节点的最关键层上。这种技术将推动这些层中的一些多图案化回到单图案化，从而提供成本、产量和周期时间的优势。

Imec对随机缺陷的研究对EUV光刻技术的发展具有重要意义。随机打印故障是指随机的、非重复的、孤立的缺陷，如微桥、局部断线、触点丢失或合并。改善随机缺陷可使用低剂量照射，从而提高吞吐量和成本。

为了加速高NA EUV的引入，我们正在安装Attolab，它可以在高NA EUV工具面世之前测试一些关键的高NA EUV材料(如掩膜吸收层和电阻)。目前Attolab已经成功地完成了第一阶段安装，预计在未来几个月将出现高NA EUV曝光。

除了EUV光刻技术的进步之外，如果没有前沿线端(FEOL)设备架构的创新，摩尔定律就无法延续。如今，FinFET是主流晶体管架构，最先进的节点在6T标准单元中有2个鳍。然而，将鳍片长度缩小到5T标准单元会导致鳍片数量减少，标准单元中每个设备只有一个鳍片，导致设备的单位面积性能急剧下降。这里，垂直堆叠纳米薄片晶体管被认为是下一代设备，可以更有效地利用设备占用空间。另一个关键的除垢助推器是埋地动力轨(BPR)。埋在芯片的FEOL而不是BEOL，这些BPR将释放互连资源路由。

将纳米片缩放到2nm一代将受到n-to-p空间约束的限制。Imec设想将Forksheet作为下一代设备。通过用电介质墙定义n- p空间，轨道高度可以进一步缩放。与传统的HVH设计相反，另一个有助于提高路由效率的标准单元架构发展是针对金属线路的垂直-水平-垂直(VHV)设计。最终通过互补场效应晶体管(CFET)将标准cell缩小到4T，之后充分利用cell层面上的第三维度，互补场效应晶体管通过将n-场效应晶体管与p-场效应晶体管折叠。

趋势2: 在固定功率下，逻辑性能的提高会慢下来

有了上述的创新，我们期望晶体管密度能遵循摩尔所规划的路径。但是在固定电源下，节点到节点的性能改进——被称Dennard缩放比例定律，Dennard缩放比例定律（Dennard scaling）表明，随着晶体管变得越来越小，它们的功率密度保持不变，因此功率的使用与面积成比例；电压和电流的规模与长度成比例。

世界各地的研究人员都在寻找方法来弥补这种减速，并进一步提高芯片性能。上述埋地电力轨道预计将提供一个性能提高在系统水平由于改进的电力分配。此外，imec还着眼于在纳米片和叉片装置中加入应力，以及提高中线的接触电阻(MOL)。

二维材料如二硫化钨(WS2)在通道中有望提高性能，因为它们比Si或SiGe具有更强的栅长伸缩能力。其中基于2d的设备架构包括多个堆叠的薄片非常有前景，每个薄片被一个栅极堆叠包围并从侧面接触。模拟表明，这些器件在1nm节点或更大节点上比纳米片的性能更好。为了进一步改善这些器件的驱动电流，我们着重改善通道生长质量，在这些新材料中加入掺杂剂和提高接触电阻。我们试图通过将物理特性(如生长质量)与电气特性相关联来加快这些设备的学习周期。

除了FEOL, 走线拥挤和BEOL RC延迟，这些已经成为性能改善的重要瓶颈。为了提高通径电阻，我们正在研究使用Ru或Mo的混合金属化。我们预计半镶嵌(semi-damascene)金属化模块可同时改善紧密距金属层的电阻和电容。半镶嵌(semi-damascene) 可通过直接模式和使用气隙作为介电在线路之间(控制电容增加)

允许我们增加宽高比的金属线(以降低电阻)。同时，我们筛选了各种替代导体，如二元合金，它作为‘good old’ Cu的替代品，以进一步降低线路电阻。

趋势3:3D技术使更多的异构集成成为可能

在工业领域，通过利用2.5D或3D连接的异构集成来构建系统。这些有助于解决内存问题，可在受形状因素限制的系统中添加功能，或提高大型芯片系统的产量。随着逻辑PPAC(性能-区域-成本)的放缓，SoC 的智能功能分区可以提供另一个缩放旋钮。一个典型的例子是高带宽内存栈(HBM)，它由堆叠的DRAM芯片组成，这些芯片通过短的interposer链路直接连接到处理器芯片，例如GPU或CPU。最典型的案例是Intel Lakefield CPU上的模对模堆叠， AMD 7nm Epyc CPU。在未来，我们希望看到更多这样的异构SOC，它是提高芯片性能的最佳桥梁。

在imec，我们通过利用我们在不同领域(如逻辑、内存、3D…)所进行的创新，在SoC级别带来了一些好处。为了将技术与系统级别性能联系起来，我们建立了一个名为S-EAT的框架(用于实现高级技术的系统基准测试)。这个框架可评估特定技术对系统级性能的影响。例如:我们能从缓存层次结构较低级别的片上内存的3D分区中获益吗?如果SRAM被磁存储器(MRAM)取代，在系统级会发生什么?

为了能够在缓存层次结构的这些更深层次上进行分区，我们需要一种高密度的晶片到晶片的堆叠技术。我们已经开发了700nm间距的晶圆-晶圆混合键合，相信在不久的将来，键合技术的进步将使500nm间距的键合成为可能。

通过3D集成技术实现异质集成。我们已经开发了一种基于sn的微突起互连方法，互连间距降低到7µm。这种高密度连接充分利用了透硅通孔技术的潜力，使>16x更高的三维互联密度在模具之间或模具与硅插接器之间成为可能。这样就大大降低了对HBM I/O接口的SoC区域需求(从6 mm2降至1 mm2)，并可能将HBM内存栈的互连长度缩短至多1 mm。使用混合铜键合也可以将模具直接与硅结合。我们正在开发3µm间距的模具到晶圆的混合键合，它具有高公差和放置精度。

由于SoC变得越来越异质化，一个芯片上的不同功能(逻辑、内存、I/O接口、模拟…)不需要来自单一的CMOS技术。对不同的子系统采用不同的工艺技术来优化设计成本和产量可能更有利。这种演变也可以满足更多芯片的多样化和定制化需求。

趋势4:NAND和DRAM被推到极限非易失性存储器正在兴起

内存芯片市场预测显示，2020年内存将与2019年持平——这一变化可能部分与COVID-19减缓有关。2021年后，这个市场有望再次开始增长。新兴非易失性存储器市场预计将以>50%的复合年增长率增长，主要受嵌入式磁随机存取存储器(MRAM)和独立相变存储器(PCM)的需求推动。

NAND存储将继续递增，在未来几年内可能不会出现颠覆性架构变化。当今最先进的NAND产品具有128层存储能力。由于晶片之间的结合，可能会产生更多的层，从而使3D扩展继续下去。Imec通过开发像钌这样的低电阻字线金属，研究备用存储介质堆，提高通道电流，并确定控制压力的方法来实现这一路线图。我们还专注于用更先进的FinFET器件取代NAND外围的平面逻辑晶体管。我们正在 探索 3D FeFET与新型纤锌矿材料，作为3D NAND替代高端存储应用。作为传统3D NAND的替代品，我们正在评估新型存储器的可行性。

对于DRAM，单元缩放速度减慢，EUV光刻可能需要改进图案。三星最近宣布EUV DRAM产品将用于10nm (1a)级。除了 探索 EUV光刻用于关键DRAM结构的模式，imec还为真正的3D DRAM解决方案提供了构建模块。

在嵌入式内存领域，我通过大量的努力来理解并最终拆除所谓的内存墙，CPU从DRAM或基于SRAM的缓存中访问数据的速度有多快?如何确保多个CPU核心访问共享缓存时的缓存一致性?限制速度的瓶颈是什么? 我们正在研究各种各样的磁随机存取存储器(MRAM)，包括自旋转移转矩(STT)-MRAM，自旋轨道转矩(SOT)-MRAM和电压控制磁各向异性(VCMA)-MRAM)，以潜在地取代一些传统的基于SRAM的L1、L2和L3缓存(图4)。每一种MRAM存储器都有其自身的优点和挑战，并可能通过提高速度、功耗和/或内存密度来帮助我们克服内存瓶颈。为了进一步提高密度，我们还在积极研究可与磁隧道结相结合的选择器，这些是MRAM的核心。

趋势5:边缘人工智能芯片行业崛起

边缘 AI预计在未来五年内将实现100%的增长。与基于云的人工智能不同，推理功能是嵌入在位于网络边缘的物联网端点(如手机和智能扬声器)上的。物联网设备与一个相对靠近边缘服务器进行无线通信。该服务器决定将哪些数据发送到云服务器(通常是时间敏感性较低的任务所需的数据，如重新培训)，以及在边缘服务器上处理哪些数据。

与基于云的AI(数据需要从端点到云服务器来回移动)相比，边缘 AI更容易解决隐私问题。它还提供了响应速度和减少云服务器工作负载的优点。想象一下，一辆需要基于人工智能做出决定的自动 汽车 。由于需要非常迅速地做出决策，系统不能等待数据传输到服务器并返回。考虑到通常由电池供电的物联网设备施加的功率限制，这些物联网设备中的推理引擎也需要非常节能。

今天，商业上可用的边缘 AI芯片，加上快速GPU或ASIC，可达到1-100 Tops/W运算效率。对于物联网的实现，将需要更高的效率。Imec的目标是证明推理效率在10.000个Tops /W。

通过研究模拟内存计算架构，我们正在开发一种不同的方法。这种方法打破了传统的冯·诺伊曼计算模式，基于从内存发送数据到CPU(或GPU)进行计算。使用模拟内存计算，节省了来回移动数据的大量能量。2019年，我们演示了基于SRAM的模拟内存计算单元(内置22nm FD-SOI技术)，实现了1000Tops/W的效率。为了进一步提高到10.000Tops/W，我们正在研究非易失性存储器，如SOT-MRAM, FeFET和基于IGZO（铟镓锌氧化物）的存储器。

常见的直插式封装如双列直插式封装（DIP），晶体管外形封装（TO），插针网格阵列封装（PGA）等。典型的表面贴装式如晶体管外形封装（D-PAK），小外形晶体管封装（SOT），小外形封装（SOP），方形扁平封装（QFP），塑封有引线芯片载体（PLCC）等。电脑主板一般不采用直插式封装的MOSFET，本文不讨论直插式封装的MOSFET。一般来说，“芯片封装”有2层含义，一个是封装外形规格，一个是封装技术。对于封装外形规格来说，国际上有芯片封装标准，规定了统一的封装形状和尺寸。封装技术是芯片厂商采用的封装材料和技术工艺，各芯片厂商都有各自的技术，并为自己的技术注册商标名称，所以有些封装技术的商标名称不同，但其技术形式基本相同。我们先从标准的封装外形规格说起。TO封装TO（Transistor Out-line）的中文意思是“晶体管外形”。这是早期的封装规格，例如TO-92，TO-92L，TO-220，TO-252等等都是插入式封装设计。近年来表面贴装市场需求量增大，TO封装也进展到表面贴装式封装。 TO252和TO263就是表面贴装封装。其中TO-252又称之为D-PAK，TO-263又称之为D2PA K。-PAK封装的MOSFET有3个电极，栅极（G）、漏极（D）、源极（S）。其中漏极（D）的引脚被剪断不用，而是使用背面的散热板作漏极（D），直接焊接在PCB上，一方面用于输出大电流，一方面通过PCB散热。所以PCB的D-PAK焊盘有三处，漏极（D）焊盘较大。SOT封装SOT（Small Out-Line Transistor）小外形晶体管封装。这种封装就是贴片型小功率晶体管封装，比TO封装体积小，一般用于小功率MOSFET。常见的规格如上。 主板上常用四端引脚的SOT-89 MOSFET。SOP封装 SOP（Small Out-Line Package）的中文意思是“小外形封装”。SOP是表面贴装型封装之一，引脚从封装两侧引出呈海鸥翼状(L 字形)。材料有塑料和陶瓷两种。SOP也叫SOL 和DFP。SOP封装标准有SOP-8、SOP-16、SOP-20、SOP-28等等，SOP后面的数字表示引脚数。MOSFET的SOP封装多数采用SOP-8规格，业界往往把“P”省略，叫SO（Small Out-Line ）。SO-8采用塑料封装，没有散热底板，散热不良，一般用于小功率MOSFET。 SO-8是PHILIP公司首先开发的，以后逐渐派生出TSOP（薄小外形封装）、VSOP（甚小外形封装）、 SSOP（缩小型SOP）、TSSOP（薄的缩小型SOP）等标准规格。这些派生的几种封装规格中，TSOP和TSSOP常用于MOSFET封装。QFN-56封装 QFN（Quad Flat Non-leaded package）是表面贴装型封装之一，中文叫做四边无引线扁平封装，是一种焊盘尺寸小、体积小、以塑料作为密封材料的新兴表面贴装芯片封装技术。现在多称为LCC。QFN是日本电子机械工业会规定的名称。封装四边配置有电极接点，由于无引线，贴装占有面积比QFP小，高度比QFP低。这种封装也称为LCC、PCLC、P－LCC等。QFN本来用于集成电路的封装，MOSFET不会采用的。Intel提出的整合驱动与MOSFET的DrMOS采用QFN-56封装，56是指在芯片背面有56个连接Pin。最新封装形式由于CPU的低电压、大电流的发展趋势，对MOSFET提出输出电流大，导通电阻低，发热量低散热快，体积小的要求。MOSFET厂商除了改进芯片生产技术和工艺外，也不断改进封装技术，在与标准外形规格兼容的基础上，提出新的封装外形，并为自己研发的新封装注册商标名称。下面分别介绍主要MOSFET厂商最新的封装形式。 瑞萨（RENESAS）的WPAK、LFPAK和LFPAK-I 封装 WPAK是瑞萨开发的一种高热辐射封装，通过仿D-PAK封装那样把芯片散热板焊接在主板上，通过主板散热，使小形封装的WPAK也可以达到D-PAK的输出电流。WPAK-D2封装了高/低2颗MOSFET，减小布线电感。 LFPAK和LFPAK-I是瑞萨开发的另外2种与SO-8兼容的小形封装。LFPAK类似D-PAK比D-PAK体积小。LFPAK-i是将散热板向上，通过散热片散热。 威世Power-PAK和Polar-PAK封装Power-PAK是威世公司注册的MOSFET封装名称。Power-PAK包括有Power-PAK1212-8、Power-PAK SO-8两种规格。Polar PAK是双面散热的小形封装。 安森美的SO-8和WDFN8扁平引脚封装 安美森半导体开发了2种扁平引脚的MOSFET，其中SO-8兼容的扁平引脚被很多主板采用。菲利普（Philps）的LFPAK和QLPAK封装 首先开发SO-8的菲利普也有改进SO-8的新封装技术，就是LFPAK和QLPAK。 意法（ST）半导体的PowerSO-8封装 法意半导体的SO-8改进技术叫做Power SO-8。飞兆（Fairchild）半导体的Power 56封装 国际整流器（IR）的Direct FET封装Direct FET封装属于反装型的，漏极（D）的散热板朝上，并覆盖金属外壳，通过金属外壳散热。 内部封装技术前面介绍的最新封装形式都是MOSFET的外部封装。这些最新封装还包括内部封装技术的改进，尽管这些新封装技术的商标名称多种多样，其内部封装技术改进主要有三方面：一是改进封装内部的互连技术，二是增加漏极散热板，三是改变散热的热传导方向。 封装内部的互连技术: 早期的标准封装，包括TO，D-PAK、SOT、SOP，多采用焊线式的内部互连，在CPU核心电压较高，电流较小时期，这种封装可以满足需求。当CPU供电进展到低电压、大电流时代，焊线式封装就难以满足了。以标准焊线式SO-8为例，作为小功率MOSFET封装，发热量很小，对芯片的散热设计没有特别要求。主板的局部小功率供电（风扇调速）多采用这种SO-8的MOSFET。但用于现代的CPU供电就不能胜任了。这是由于焊线式SO-8的性能受到封装电阻、封装电感、PN结到PCB和外壳的热阻等四个因素的限制。 封装电阻 MOSFET在导通时存在电阻（RDS(on)），这个电阻包括芯片内PN结电阻和焊线电阻，其中焊线电阻占50%。RDS(on)是影响MOSFET性能的重要因素。 封装电感内部焊线的引线框封装的栅极、源极和漏极连接处会引入寄生电感。源极电感在电路中将会以共源电感形式出现，对MOSFET的开关速度有着重大影响。芯片PN结到PCB的热阻 芯片的漏极粘合在引线框上,引线框被塑封壳包围，塑料是热的不良导体。漏极的热传导路径是芯片→引线框→引脚→PCB，这么长的路径必然是高热阻。至于源极的热传导还要经过焊线到PCB，热阻更高。 芯片PN结到外壳(封装顶部)的热阻 由于标准的SO-8采用塑料包封,芯片到封装顶部的传热路径很差上述四种限制对其电学和热学性能有着极大的影响。随着电流密度要求的提高,MOSFET厂商采用SO-8的尺寸规格，同时对焊线互连形式进行改进，用金属带、或金属夹板代替焊线，降低封装电阻、电感和热阻。 国际整流器（IR）称之为Copper Strap技术，威世（Vishay）称之为Power Connect 技术，还有称之为Wireless Package。 据国际半导体报道，用铜带取代焊线后，热阻降低了10-20%，源极至封装的电阻降低了61%。特别一提的是用铜带替换14根2-mil金线，芯片源极电阻从1.1 m降到 0.11 m。漏极散热板标准SO-8封装采用塑料把芯片全部包围，低热阻的热传导通路只是芯片到PCB的引脚。底部紧贴PCB的是塑料外壳。塑料是热的不良导体，影响漏极的散热。封装的散热改进自然是除去引线框下方的塑封混合物，让引线框金属结构直接（或者加一层金属板）与PCB接触,并焊接到PCB焊盘上。它提供了大得多的接触面积,把热量从芯片上导走。这种结构还有一个附带的好处,即可以制成更薄的器件,因为塑封材料的消除降低了其厚度。 世的Power-PAK，法意半导体的Power SO-8，安美森半导体的SO-8 Flat Lead，瑞萨的WPAK、LFPAK，飞兆半导体的Power 56和Bottomless Package都采用这种散热技术。改变散热的热传导方向 Power-PAK封装显著减小了芯片到PCB的热阻，实现芯片到PCB的高效率传热。不过，当电流的需求继续增大时，PCB也将出现热饱和，因此散热技术的进一步改进是改变散热方向，让芯片的热量传导到散热器而不是PCB。 瑞萨的LFPAK-I 封装，国际整流器的Direct FET封装就是这种散热技术。整合驱动IC的DrMOS 传统的主板供电电路采用分立式的DC/DC降压开关电源，分立式方案无法满足对更高功率密度的要求，也不能解决较高开关频率下的寄生参数影响问题。随着封装、硅技术和集成技术的进步，把驱动器和MOSFET整合在一起，构建多芯片模块（MCM）已经成为现实。。与分立式方案相比，多芯片模块可以节省相当可观的空间并提高功率密度，通过对驱动器和MOSFET的优化提高电能转换效率以及优质的DC电流。这就是称之为DrMOS的新一代供电器件。DrMOS的主要特点是：- 采用QFN56无脚封装，热阻抗很低。- 采用内部引线键合以及铜夹带设计，尽量减少外部PCB布线，从而降低电感和电阻。- 采用先进的深沟道硅(trench silicon)MOSFET工艺，显著降低传导、开关和栅极电荷损耗。- 兼容多种控制器，可实现不同的工作模式，支持APS（Auto Phase Switching）。- 针对目标应用进行设计的高度优化。MOSFET发展趋势伴随计算机技术发展对MOSFET的要求，MOSFET封装技术的发展趋势是性能方面高输出、高密度、高频率、高效率，体积方面是更趋向小形化。

不是SOT是SOP系列封装的一种。一、 什么叫封装 封装，就是指把硅片上的电路管脚,用导线接引到外部接头处,以便与其它器件连接.封装形式是指安装半导体集成电路芯片用的外壳。它不仅起着安装、固定、密封、保护芯片及增强电热性能等方面的作用，而且还通过芯片上的接点用导线连接到封装外壳的引脚上，这些引脚又通过印刷电路板上的导线与其他器件相连接，从而实现内部芯片与外部电路的连接。因为芯片必须与外界隔离，以防止空气中的杂质对芯片电路的腐蚀而造成电气性能下降。另一方面，封装后的芯片也更便于安装和运输。由于封装技术的好坏还直接影响到芯片自身性能的发挥和与之连接的PCB(印制电路板)的设计和制造，因此它是至关重要的。 衡量一个芯片封装技术先进与否的重要指标是芯片面积与封装面积之比，这个比值越接近1越好。封装时主要考虑的因素： 1、 芯片面积与封装面积之比为提高封装效率，尽量接近1：1； 2、 引脚要尽量短以减少延迟，引脚间的距离尽量远，以保证互不干扰，提高性能； 3、 基于散热的要求，封装越薄越好。 封装主要分为DIP双列直插和SMD贴片封装两种。从结构方面，封装经历了最早期的晶体管TO（如TO-89、TO92）封装发展到了双列直插封装，随后由PHILIP公司开发出了SOP小外型封装，以后逐渐派生出SOJ（J型引脚小外形封装）、TSOP（薄小外形封装）、VSOP（甚小外形封装）、SSOP（缩小型SOP）、TSSOP（薄的缩小型SOP）及SOT（小外形晶体管）、SOIC（小外形集成电路）等。从材料介质方面，包括金属、陶瓷、塑料、塑料，目前很多高强度工作条件需求的电路如军工和宇航级别仍有大量的金属封装。 封装大致经过了如下发展进程： 结构方面：TO－>DIP－>PLCC－>QFP－>BGA －>CSP； 材料方面：金属、陶瓷－>陶瓷、塑料－>塑料； 引脚形状：长引线直插－>短引线或无引线贴装－>球状凸点； 装配方式：通孔插装－>表面组装－>直接安装 二、 具体的封装形式 1、 SOP/SOIC封装 SOP是英文Small Outline Package 的缩写，即小外形封装。SOP封装技术由1968～1969年菲利浦公司开发成功，以后逐渐派生出SOJ（J型引脚小外形封装）、TSOP（薄小外形封装）、VSOP（甚小外形封装）、SSOP（缩小型SOP）、TSSOP（薄的缩小型SOP）及SOT（小外形晶体管）、SOIC（小外形集成电路）等。 2、 DIP封装 DIP是英文 Double In-line Package的缩写，即双列直插式封装。插装型封装之一，引脚从封装两侧引出，封装材料有塑料和陶瓷两种。DIP是最普及的插装型封装，应用范围包括标准逻辑IC，存贮器LSI，微机电路等。 <1 >3、 PLCC封装 PLCC是英文Plastic Leaded Chip Carrier 的缩写，即塑封J引线芯片封装。PLCC封装方式，外形呈正方形，32脚封装，四周都有管脚，外形尺寸比DIP封装小得多。PLCC封装适合用SMT表面安装技术在PCB上安装布线，具有外形尺寸小、可靠性高的优点。 4、 TQFP封装 TQFP是英文thin quad flat package的缩写，即薄塑封四角扁平封装。四边扁平封装（TQFP）工艺能有效利用空间，从而降低对印刷电路板空间大小的要求。由于缩小了高度和体积，这种封装工艺非常适合对空间要求较高的应用，如 PCMCIA 卡和网络器件。几乎所有ALTERA的CPLD/FPGA都有 TQFP 封装。 5、 PQFP封装 PQFP是英文Plastic Quad Flat Package的缩写，即塑封四角扁平封装。PQFP封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大规模集成电路采用这种封装形式，其引脚数一般都在100以上。 6、 TSOP封装 TSOP是英文Thin Small Outline Package的缩写，即薄型小尺寸封装。TSOP内存封装技术的一个典型特征就是在封装芯片的周围做出引脚， TSOP适合用SMT技术（表面安装技术）在PCB（印制电路板）上安装布线。TSOP封装外形尺寸时，寄生参数(电流大幅度变化时，引起输出电压扰动) 减小，适合高频应用， *** 作比较方便，可靠性也比较高。 7、 BGA封装 BGA是英文Ball Grid Array Package的缩写，即球栅阵列封装。20世纪90年代随着技术的进步，芯片集成度不断提高，I/O引脚数急剧增加，功耗也随之增大，对集成电路封装的要求也更加严格。为了满足发展的需要，BGA封装开始被应用于生产。 采用BGA技术封装的内存，可以使内存在体积不变的情况下内存容量提高两到三倍，BGA与TSOP相比，具有更小的体积，更好的散热性能和电性能。BGA封装技术使每平方英寸的存储量有了很大提升，采用BGA封装技术的内存产品在相同容量下，体积只有TSOP封装的三分之一；另外，与传统TSOP封装方式相比，BGA封装方式有更加快速和有效的散热途径。 BGA封装的I/O端子以圆形或柱状焊点按阵列形式分布在封装下面，BGA技术的优点是I/O引脚数虽然增加了，但引脚间距并没有减小反而增加了，从而提高了组装成品率；虽然它的功耗增加，但BGA能用可控塌陷芯片法焊接，从而可以改善它的电热性能；厚度和重量都较以前的封装技术有所减少；寄生参数减小，信号传输延迟小，使用频率大大提高；组装可用共面焊接，可靠性高。 说到BGA封装就不能不提Kingmax公司的专利TinyBGA技术，TinyBGA英文全称为Tiny Ball Grid Array（小型球栅阵列封装），属于是BGA封装技术的一个分支。是Kingmax公司于1998年8月开发成功的，其芯片面积与封装面积之比不小于1:1.14，可以使内存在体积不变的情况下内存容量提高2～3倍，与TSOP封装产品相比，其具有更小的体积、更好的散热性能和电性能。 采用TinyBGA封装技术的内存产品在相同容量情况下体积只有TSOP封装的1/3。TSOP封装内存的引脚是由芯片四周引出的，而TinyBGA则是由芯片中心方向引 <2 >出。这种方式有效地缩短了信号的传导距离，信号传输线的长度仅是传统的TSOP技术的1/4，因此信号的衰减也随之减少。这样不仅大幅提升了芯片的抗干扰、抗噪性能，而且提高了电性能。采用TinyBGA封装芯片可抗高达300MHz的外频，而采用传统TSOP封装技术最高只可抗150MHz的外频。 TinyBGA封装的内存其厚度也更薄（封装高度小于0.8mm），从金属基板到散热体的有效散热路径仅有0.36mm。因此，TinyBGA内存拥有更高的热传导效率，非常适用于长时间运行的系统，稳定性极佳。 三、 国际部分品牌产品的封装命名规则资料 1、 MAXIM 更多资料请参考 www.maxim-ic.com MAXIM前缀是“MAX”。DALLAS则是以“DS”开头。 MAX×××或MAX×××× 说明： 1、后缀CSA、CWA 其中C表示普通级，S表示表贴，W表示宽体表贴。 2、后缀CWI表示宽体表贴，EEWI宽体工业级表贴，后缀MJA或883为军级。 3、CPA、BCPI、BCPP、CPP、CCPP、CPE、CPD、ACPA后缀均为普通双列直插。 举例MAX202CPE、CPE普通ECPE普通带抗静电保护 MAX202EEPE 工业级抗静电保护（-45℃-85℃）,说明E指抗静电保护MAXIM数字排列分类 1字头 模拟器 2字头 滤波器 3字头 多路开关 4字头 放大器 5字头 数模转换器 6字头 电压基准 7字头 电压转换 8字头 复位器 9字头 比较器 DALLAS命名规则 例如DS1210N.S. DS1225Y-100IND N=工业级 S=表贴宽体 MCG=DIP封 Z=表贴宽体 MNG=DIP工业级 IND=工业级 QCG=PLCC封 Q=QFP 2、 ADI 更多资料查看www.analog.com AD产品以“AD”、“ADV”居多，也有“OP”或者“REF”、“AMP”、“SMP”、“SSM”、“TMP”、“TMS”等开头的。 后缀的说明： 1、后缀中J表示民品（0-70℃），N表示普通塑封，后缀中带R表示表示表贴。 2、后缀中带D或Q的表示陶封，工业级（45℃-85℃）。后缀中H表示圆帽。 3、后缀中SD或883属军品。 例如：JN DIP封装 JR表贴 JD DIP陶封 3、 BB 更多资料查看www.ti.com BB产品命名规则： 前缀ADS模拟器件 后缀U表贴 P是DIP封装 带B表示工业级 前缀INA、XTR、PGA等表示高精度运放 后缀U表贴 P代表DIP PA表示高精度 4、 INTEL 更多资料查看www.intel.com INTEL产品命名规则： <3 >N80C196系列都是单片机 前缀：N=PLCC封装 T=工业级 S=TQFP封装 P=DIP封装 KC20主频 KB主频 MC代表84引角 举例：TE28F640J3A-120 闪存 TE=TSOP DA=SSOP E=TSOP 5、 ISSI 更多资料查看www.issi.com 以“IS”开头 比如：IS61C IS61LV 4×表示DRAM 6×表示SRAM 9×表示EEPROM 封装： PL=PLCC PQ=PQFP T=TSOP TQ=TQFP 6、 LINEAR 更多资料查看www.linear-tech.com 以产品名称为前缀 LTC1051CS CS表示表贴 LTC1051CN8 **表示*IP封装8脚 7、 IDT 更多资料查看www.idt.com IDT的产品一般都是IDT开头的 后缀的说明： 1、后缀中TP属窄体DIP 2、后缀中P 属宽体DIP 3、后缀中J 属PLCC 比如：IDT7134SA55P 是DIP封装 IDT7132SA55J 是PLCC IDT7206L25TP 是DIP 8、 NS 更多资料查看www.national.com NS的产品部分以LM 、LF开头的 LM324N 3字头代表民品 带N圆帽 LM224N 2字头代表工业级 带J陶封 LM124J 1字头代表军品 带N塑封 9、 HYNIX 更多资料查看www.hynix.com 封装： DP代表DIP封装 DG代表SOP封装 DT代表TSOP封装。TO-220封装常见的是3脚，是最见的封装之一。2脚一般为单个二极管，两个二极管封装在一起的也为3个脚。4个以上引脚基本上都是集成电路。这种封装有一面会有裸露的金属片，用于直接与散热器相连，散热效果较好，尽管和TO-3相比热阻比较大，但安装和接接都很简单，在直插式封装中最为常见。但这种封装因金属散热部分直接与引脚连通，如希望与外加的散热器绝缘，则比较麻烦，不仅要加如云母片之类的绝缘垫片，还要另加一个绝缘套管。

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