通常根据在绝缘体上的硅膜厚度将SOI分成薄膜全耗尽FD（Fully Depleted）结构和厚膜部分耗尽PD（Partially Depleted）结构。由于SOI的介质隔离，制作在厚膜SOI结构上的器件正、背界面的耗尽层之间不互相影响，在它们中间存在一中性体区，这一中性体区的存在使得硅体处于电学浮空状态，产生了两个明显的寄生效应，一个是"翘曲效应"即Kink 效应，另一个是器件源漏之间形成的基极开路NPN寄生晶体管效应。如果将这一中性区经过一体接触接地，则厚膜器件工作特性便和体硅器件特性几乎完全相同。而基于薄膜SOI结构的器件由于硅膜的全部耗尽完全消除"翘曲效应"，且这类器件具有低电场、高跨导、良好的短沟道特性和接近理想的亚阈值斜率等优点。因此薄膜全耗尽FDSOI应该是非常有前景的SOI结构。
目前比较广泛使用且比较有发展前途的SOI的材料主要有注氧隔离的SIMOX(Seperation by Implanted Oxygen)材料、硅片键合和反面腐蚀的BESOI(Bonding-Etchback SOI)材料和将键合与注入相结合的Smart Cut SOI材料。在这三种材料中，SIMOX适合于制作薄膜全耗尽超大规模集成电路，BESOI材料适合于制作部分耗尽集成电路，而Smart Cut材料则是非常有发展前景的SOI材料，它很有可能成为今后SOI材料的主流。Smart Cut process
电动 汽车 成为碳化硅技术创新重要平台
在未来十年， 汽车 产业将逐渐完成从内燃机向电动化的转变，新能源 汽车 市场将取得高速发展。这极大推动了SiC等市场的发展与技术创新。在谈到技术创新趋势时，Jean-Marc Chery表示，从最终应用模块、芯片制造工艺，到晶圆外延层和原材料等多个层面，第三代半导体都有着大量的创新发展空间。
“我们一方面在模块层面进行技术改进，电动 汽车 特别是与SiC相关的车用场景对改进逆变器、车载充电机和DC/DC变换器性能的要求十分强烈。另一方面，在制造工艺层面，我们量产的第三代SiC采用平面制造技术，已累计生产了成千数万片片晶圆，积累了大量的研制经验。我们的用户都能受益于这种可靠且高性能的第三代技术。同时我们也在开发第四代制造技术，并计划不断提高MOSFET的高应力和电气性能。”Jean-Marc Chery表示。
“原材料和外延层方面也是实现碳化硅技术发展的重要环节。意法半导体两年前收购了 Norstel公司，填补了6 英寸晶圆的制造技术。试验结果证明，我们的产品技术性能高于竞争对手。最近，我们还交付了首个8英寸碳化硅晶圆，并计划在8英寸碳化硅晶圆上率先制造测试二极管，进行MOSFET流片和测试。” Jean-Marc Chery说。
电动 汽车 的应用与发展已成为碳化硅等第三代半导体技术创新的重要平台。Jean-Marc Chery表示，从应用模块、芯片制造工艺，到晶圆外延和材料，ST将成为为数不多的供应链完全垂直整合的半导体公司之一。这种全垂直整合的发展模式对供应链的掌控与在市场中的竞争都是一个重要的优势。
特斯拉Model 3是第一个采用碳化硅功率器件的电动车车型，据悉采用的就是来自意法半导体的650V SiC MOSFET器件。相比Model s/x上采用的IGBT，SiC MOSFET能带来5% 8%的逆变器效率提升，对电动车的续航能力有着显著提升。
半导体技术朝多元化演进
第二部分是存储器，包括NAND闪存和DRAM内存。它们在存储容量和能耗方面也遵循上述原则，产品变得越来越节能，性能越来越好。
第三类是多元化半导体世界。在这个世界，并不追求极致的先进工艺，但却需要特色的工艺技术。首先是成熟的 0.5 微米到110 纳米的8英寸晶片制造技术，其次是成熟的19纳米到28纳米的12英寸晶片制程。我们将28 纳米视为晶体管栅极的创新技术，用于制造成熟的12英寸晶片。当然，这个多元化产品的半导体世界很快就会开始用16 纳米 FinFET技术设计制造嵌入式处理解决方案和电源管理解决方案，以满足 汽车 和某些特定工业应用需求。另外,还有一条技术路线是10/12纳米的FD-SOI技术。
“在这个多元化的世界里，技术节点分布的非常广泛，从0.5微米到110纳米的8英寸，再从19纳米到28纳米成熟的12英寸，然后再到FinFET双重图形和三重图形工艺。这就是我所看到的现状和趋势。”Jean-Marc Chery表示。
意法半导体将专注三大趋势：智能出行、电力和能源、物联网和5G。2020年以来，这三大趋势加速发展，并推动市场对半导体产品的需求。随着混合动力和插电式电动 汽车 及其支持基础设施的互联、数字服务和应用的普及，未来将会从传统 汽车 转向更智能的移动解决方案。意法半导体可以提供广泛的产品组合，如基于碳化硅技术的功率器件和用于电动 汽车 的电池管理解决方案，以及多核微控制器等。在电力和能源方面，随着人们越来越依赖互联网和云服务，数据中心容量不断扩大，进一步增加了对能源需求，需要大幅提高基础设施的运营效率，升级配电网络，布署智能电网。在物联网和5G方面，意法半导体希望支持智能、互联的物联网设备发展，为设备制造商提供产品和相关开发生态系统。
承诺2027年日常运营100%使用可再生能源
绿色发展越来越受到全球各国重视。在今年全国两会期间，碳达峰和碳中和被首次写入我国政府工作报告。意法半导体对绿色理念也十分重视，在采访中Jean-Marc Chery宣布，意法半导体将于2027年实现碳中和目标，承诺到2027年，日常运营中100%使用可再生能源。
“凭借我们的处理器解决方案、电力电子解决方案和模拟器件解决方案，意法半导体将成为减少排放和建设美好地球的重要推动者。” Jean-Marc Chery说。为了达到这个目标，意法半导体将升级改造Crolles和Agrate工厂的PFC处理设备，让这两处工厂的PFC 排放为零，同时优化电力和能源消耗。在制定严格的降低电力和能源消耗计划同时，意法半导体承诺100%使用可再生能源。意法半导体还尽力降低货物运输和员工出行产生的排放，尽量采用线上的方式开展业务，和客户交流。
Jean-Marc Chery强调，半导体技术有助于实现更低的功耗和更少温室气体包括二氧化碳的排放。半导体不会引起这些问题，而是解决这些问题。如果世界想要大幅节能减排，并增加设备数量和服务，满足 社会 需求，那么半导体行业是解决方案。
在半导体行业中，FD-SOI和FinFET晶体管技术已实现量产，IC制造商正深入开拓这两项技术以进一步提高性能，满足各种客户的特殊技术和经济需求。不过，在开发下一代FD-SOI和FinFET技术所需工艺时，两种晶体管技术工艺都面临着同样的问题，包括设计和工艺系统性缺陷激增、制程误差冗余缩减、工艺程序变化不断等等。
虽然综合了检测、测量、数据分析的工艺控制解决方案，对IC制造商解决工艺难题起到了重要作用，但由于FD-SOI和FinFET晶体管存在器件架构和材料上的根本性差异，每一种技术都需采用特定的工艺控制策略，以便晶圆厂商能发现、确定并解决工艺中的相关问题。
FD-SOI（全耗尽型绝缘硅）技术正应用于物联网、汽车和机器学习等相关设备中。目前28纳米FD-SOI设计节点已全面投产，22纳米和12纳米正在开发中，并有望扩展至10纳米以下的设计节点。
FD-SOI技术是一种平面工艺，通过使用不同的起始衬底来杠杆化和延伸现有批量CMOS平面制造工艺的性能。FD-SOI的衬底中，在硅基底上布有一层超薄的氧化物薄膜以充当绝缘层。
与传统的块状硅技术相比较，FD-SOI技术能提供更好的电晶体静电特性，也能降低影响元件性能的泄漏电流。SOI衬底由晶圆厂商制造，而晶圆厂商必须完成特定的检测和测量控制，才能确保基板生产达到IC制造商的必需规格。
晶圆厂商需要依靠的工艺控制系统，包括：
无图案晶圆缺陷检测仪，帮助晶圆厂商优化工艺，确保最终成品不出现微尘粒子、堆垛层错、滑移线、划痕和其他缺陷。裸晶圆几何测量系统，能确保达到基板平整度，边缘辗轧和前后端线纳米形貌等要求。薄膜测量系统，可优化和控制SOI薄膜叠层的厚度和均匀度。
FD-SOI的器件制造工艺与体硅CMOS工艺非常相似。所以，大批量CMOS工艺控制的方法也适用于FD-SOI，包括使用图案化和无图案晶圆缺陷检测仪进行在线缺陷监测和工艺工具鉴定等。不过，在包括薄膜测量和套刻测量的FEOL测量上还是有差异。
用于FD-SOI衬底的薄表面堆栈是透明的，所以需要薄膜和套刻测量系统的光学技术和先进的建模/算法，以便能准确建模，并有效测量该衬底堆栈上的架构。
相对于FD-SOI，主要用于高性能器件（如GPU和CPU）的FinFET已实现45纳米、28纳米、16/14纳米和10纳米逻辑设计节点的全面投产，而7纳米预计在今年也会正式量产。
FinFET的创新性3D晶体管架构，可让IC制造商生产出尺寸更小、速度更快、功耗更低的器件。在1Xnm设计节点上生产FinFET涉及到多重图案化技术的使用，比如使用自对准四重图案化技术，可以实现预期器件的最终尺寸，但这大大增加了晶体管生产的工艺步骤。
所以，FinFET的工艺控制不仅需要高灵敏度检测和测量系统来解决较小的关键缺陷和三维器件结构，而且还需要高生产率来有效监测和控制因使用多重图案化技术而增加的工艺步骤。
考虑到FinFET 3D晶体管架构，主要的测量难点在于精确测量与器件性能相关的各种参数-例如鳍片的侧壁角度，复杂薄膜堆叠的厚度以及图案套刻的误差。随着多重图案化技术的应用，套刻测量系统还必须能准确和有力地反馈层内和层间套刻误差。
支持FinFET生产的关键测量系统包括：
SpectraShape 10K，测量器件形状和关键尺寸Archer 600和ATL，测量重叠误差SpectraFilm F1，测量薄膜厚度
由于FinFET的制造尺寸较小而工艺步骤较多，所以缺陷检测仪需要高分辨率、光学滤波和算法来最优地提取噪声图像中的缺陷信号，同时也需要高吞吐量来覆盖全晶片检测。有了这些属性，缺陷检查和审查系统就可以从一系列工艺程序中发现，识别并控制极小的关键缺陷。
为了确保能找到所有的关键缺陷类型，晶圆厂商有多方面的检测方法，包括：
厂内光罩检测，监测并再认证可能会影响到全掩膜版关键缺陷的光罩多功能缺陷查找法，用光学图案化晶圆检测仪和电子束审查工具查找出所有系统缺陷类型，并显示出晶圆级缺陷特征，可帮助工程师识别缺陷源对关键缺陷进行内联和工具监控，快速识别影响良率的偏移
欢迎分享，转载请注明来源：内存溢出
微信扫一扫
支付宝扫一扫
评论列表（0条）