为什么说7nm是半导体工艺的极限，但现在又被突破了

7nm不是工艺极限，而是物理极限。要做个小于7nm的器件并不难，大不了用ebeam lith。但是Si晶体管小于7nm，隔不了几层原子，遂穿导致漏电问题就无法忽略，做出来也没法用。

芯片上集成了太多太多的晶体管，晶体管的栅极控制着电流能不能从源极流向漏极，晶体管的源极和漏极之间基于硅元素连接。随着晶体管的尺寸逐步缩小，源极和漏极之间的沟道也会随之缩短，当沟道缩短到一定程度时，量子隧穿效应就会变得更加容易。

晶体管便失去了开关的作用，逻辑电路也就不复存在了。2016年的时候，有媒体在网络上发布一篇文章称，“厂商在采用现有硅材料芯片的情况下，晶体管的栅长一旦低于7nm、晶体管中的电子就很容易产生量子隧穿效应，这会给芯片制造商带来巨大的挑战”。所以，7nm工艺很可能，而非一定是硅芯片工艺的物理极限。

现在半导体工业上肯定是优先修改结构，但是理论上60mV/decade这个极限是目前半导体无法越过的。真正的下一代半导体肯定和现在的半导体有着完全不同的工作原理，无论是TFET还是MIFET或者是别的什么原理，肯定会取代目前的半导体原理。

扩展资料

难点以及所存在的问题

半导体制冷技术的难点半导体制冷的过程中会涉及到很多的参数，任何一个参数对冷却效果都会产生影响。实验室研究中，由于难以满足规定的噪声，就需要对实验室环境进行研究。半导体制冷技术是基于粒子效应的制冷技术，具有可逆性。所以，在制冷技术的应用过程中，冷热端就会产生很大的温差，对制冷效果必然会产生。

其一，半导体材料的优质系数不能够根据需要得到进一 步的提升，这就必然会对半导体制冷技术的应用造成影响。

其二，对冷端散热系统和热端散热系统进行优化设计，依然处于理论阶段，没有在应用中更好地发挥作用，这就导致半导体制冷技术不能够根据应用需要予以提升。

其三，半导体制冷技术对于其他领域以及相关领域的应用存在局限性，所以，半导体制冷技术使用很少，对于半导体制冷技术的研究没有从应用的角度出发，就难以在技术上扩展。

其四，市场经济环境中，科学技术的发展，半导体制冷技术要获得发展，需要考虑多方面的问题。重视半导体制冷技术的应用，还要考虑各种影响因素，使得该技术更好地发挥作用。

我们在 ExtremeTech 上讨论了很多半导体工艺节点，但是从技术上讲，我们并不经常提及什么是半导体工艺节点 。 随着 Intel 的 10nm 节点进入生产阶段，对于半导体工艺节点的困惑越来越多了，而且对于台积电和三星的技术是不是优于英特尔（以及如果拥有的优势，他们拥有多少优势），也打上了问号。

半导体工艺节点通常以数字命名，后跟纳米的缩写：32nm，22nm，14nm等。CPU 的任何功能与节点名称之间没有固定的客观联系。半导体工艺节点的命名方式也并非总是如此，在大约 1960s-1990s ，节点是根据门的长度来命名的。IEEE 的这张图显示了这种关系：

长期以来，栅极长度（晶体管栅极的长度）和半间距（芯片上两个相同特征，如栅级，之间的距离的一半）与过程节点名称相匹配，但最后一次是 1997年 。半间距又连续几代与节点名匹配，但在实际意义上两者并没有什么关系。实际上，特征尺寸和芯片实际上的样子匹配，已经是很长很长时间之前的事情了。

如果我们达到几何比例缩放要求以使节点名称和实际特征尺寸保持同步，那么六年前我们就该将生产线降至 1nm 以下（这怎么可能嘛）。我们用来表示每个新节点的数字只是代工厂为了宣传选取的数字。早在2010年，ITRS（国际半导体技术发展蓝图，稍后对此组织进行详细介绍）把在每个节点上应用的技术集称为“等效扩展”（而不是几何扩展）。当我们接近纳米级的极限时，宣传可能会开始使用埃而不是纳米，或者可能会使用小数点。当我开始在这个行业工作时，通常会看到记者提到微米而不是纳米的工艺节点，例如 0.18微米或 0.13微米，而不是 180nm 或 130nm。

半导体制造涉及大量的资本支出和大量的长期研究。从论文采用新技术到大规模商业化生产之间的平均时间间隔为10到15年。几十年前，半导体行业认识到，如果存在针对节点引入的通用路线图以及这些节点所针对的特征尺寸，这对每个电子工业的参与方都是有利的。这将允许生产线上的不同位置的厂商同时克服将新节点推向市场遇到的难题。多年来，ITRS（国际半导体技术路线图）一直在发布该行业的总体路线图。这些路线图长达15年之久，为半导体市场设定了总体目标。

ITRS于1998-2015年发布。从2013年至2014年，ITRS重组为ITRS 2.0，他们很快意识到传统的推进方法遇到了理论创新的瓶颈，新组织的任务目标是为大学、财团和行业研究人员提供“未来的主要参考方向，以激发技术各个领域的创新”，这个目标也要求新组织大幅扩展其覆盖范围和覆盖范围。ITRS就此宣布退休了，成立了一个新的组织，称为IRDS（国际设备和系统路线图），其研究的范围大得多，涉及更广泛的技术。

范围和重点的转移反映了整个代工行业正在发生的事情。我们停止将栅极长度或半间距与节点大小绑定的原因是，它们要么停止缩小，要么缩小的速率减慢。作为替代方案，公司已经集成了各种新技术和制造方法，从而继续进行节点缩放。在40 / 45nm，GF和TSMC等公司推出了浸没式光刻技术。在32nm处引入了双图案。后栅极制造是28nm的功能。FinFET是由Intel在22nm处引入的，而其他公司则是在14 / 16nm节点处引入的。

公司有时会在不同的时间推出功能。AMD和台积电推出了40 / 45nm浸没式光刻技术，但英特尔等到32nm才使用该技术，并选择首先推出双图案。GlobalFoundries和台积电开始在32 / 28nm使用更多的双图案。台积电在28nm处使用后栅极构造，而三星和GF使用先栅极技术。但是，随着进展变得越来越慢，我们已经看到公司更加依赖于营销，拥有更多定义的“节点”。像三星这样的公司，没有像以前一样瀑布式下降节点名字（90、65、45），而是给不同的工艺节点起了数字部分相同的名字：

我认为您可以吐槽该产品名称不明不白，因为除非您有清晰的图表，否则很难分辨哪些流程节点是早期节点的演变变体。

尽管节点名称不 依赖 于任何特征尺寸，并且某些特征尺寸已停止缩小，但半导体制造商仍在寻找改善关键指标的方法。这是真正的技术进步。但是，由于现在很难获得性能上的优势，并且更小的节点需要更长的开发时间，因此公司正在尝试更多所谓的改进实验。例如，三星正在准备比以前更多的节点名称。那是某种营销策略，而不是他们真的能做出来多么超前的改进。

因为英特尔10纳米制程的制造参数非常接近台积电和三星用于7纳米制程的值。下面的图表来自WikiChip，但它结合了英特尔10nm节点的已知功能尺寸和台积电和三星7nm节点的已知功能尺寸。如您所见，它们非常相似：

delta 14nm / delta 10nm列显示了每个公司从其上一个节点开始将特定功能缩小的程度。英特尔和三星的最小金属间距比台积电更严格，但是台积电的高密度SRAM单元比英特尔小，这可能反映了台湾代工厂的不同客户的需求。同时，三星的单元甚至比台积电的单元还要小。总体而言，英特尔的10nm工艺达到了许多关键指标，台积电和三星都将其称为7nm。

由于特定的设计目标，单个芯片可能仍具有偏离这些尺寸的功能。制造商提供的这些数字是给定节点上的典型预期实现方式，不一定与任何特定芯片完全匹配。

有人质疑英特尔的10nm +工艺（用于Ice Lake）在多大程度上达到了这些宣传的指标（我相信这些数字是针对Cannon Lake发布的）。的确，英特尔10纳米节点的预期规格可能会略有变化，但14纳米+也是14纳米的调整，10nm+肯定比14nm工艺有非常大的改进。英特尔已经表示，一定会把10nm工艺节点的晶体管密度相对14nm增加2.7倍作为目标，因此我们将推迟任何有关10nm +可能略有不同的猜测。

理解新流程节点的含义的最佳方法是将其视为总括性术语。当一家代工厂商谈论推出一个新的流程节点时，他们所说的其实是：

“我们创建了具有更小特征和更严格公差的新制造工艺。为了实现这一目标，我们集成了新的制造技术。我们将这组新的制造技术称为流程节点，因为我们想要一个总括的术语，向大众传递我们改进了某些具体的工艺参数。”

关于该主题还有其他问题吗？将它们放到下面，我会回答他们。

---