半导体中混run是什么意思

在半导体制程中的每个步骤，称为run, 当每个步骤做完再下另一批次叫做完1 run 再接1 run ，这因循成习可以确保质量。

但当工作量和批次多时就会以混runs 赶货，这有很大风险，包括质和量。

.1 半导体物理基础 本章从半导体器件的工作机理出发,简单介绍半导体物理基础知识,包括本征半导体,杂质半导体,PN结分别讨论晶体二极管的特性和典型应用电路,双极型晶体管和场效应管的结构,工作机理,特性和应用电路,重点是掌握器件的特性. 媒质导体:对电信号有良好的导通性,如绝大多数金属,电解液,以及电离气体.绝缘体:对电信号起阻断作用,如玻璃和橡胶,其电阻率介于108 ~ 1020 ·m. 半导体:导电能力介于导体和绝缘体之间,如硅 (Si) ,锗 (Ge) 和砷化镓 (GaAs) .半导体的导电能力随温度,光照和掺杂等因素发生显著变化,这些特点使它们成为制作半导体元器件的重要材料.4.1.1 本征半导体 纯净的硅和锗单晶体称为本征半导体.硅和锗的原子最外层轨道上都有四个电子,称为价电子,每个价电子带一个单位的负电荷.因为整个原子呈电中性,而其物理化学性质很大程度上取决于最外层的价电子,所以研究中硅和锗原子可以用简化模型代表 .每个原子最外层轨道上的四个价电子为相邻原子核所共有,形成共价键.共价键中的价电子是不能导电的束缚电子. 价电子可以获得足够大的能量,挣脱共价键的束缚,游离出去,成为自由电子,并在共价键处留下带有一个单位的正电荷的空穴.这个过程称为本征激发.本征激发产生成对的自由电子和空穴,所以本征半导体中自由电子和空穴的数量相等.价电子的反向递补运动等价为空穴在半导体中自由移动.因此,在本征激发的作用下,本征半导体中出现了带负电的自由电子和带正电的空穴,二者都可以参与导电,统称为载流子. 自由电子和空穴在自由移动过程中相遇时,自由电子填入空穴,释放出能量,从而消失一对载流子,这个过程称为复合, 平衡状态时,载流子的浓度不再变化.分别用ni和pi表示自由电子和空穴的浓度 (cm-3) ,理论上 其中 T 为绝对温度 (K) EG0 为T = 0 K时的禁带宽度,硅原子为1.21 eV,锗为0.78 eVk = 8.63 10- 5 eV / K为玻尔兹曼常数A0为常数,硅材料为3.87 1016 cm- 3 K- 3 / 2,锗为1.76 1016 cm- 3 K- 3 / 2. 4.1.2 N 型半导体和 P 型半导体 本征激发产生的自由电子和空穴的数量相对很少,这说明本征半导体的导电能力很弱.我们可以人工少量掺杂某些元素的原子,从而显著提高半导体的导电能力,这样获得的半导体称为杂质半导体.根据掺杂元素的不同,杂质半导体分为 N 型半导体和 P 型半导体. 一,N 型半导体在本征半导体中掺入五价原子,即构成 N 型半导体.N 型半导体中每掺杂一个杂质元素的原子,就提供一个自由电子,从而大量增加了自由电子的浓度一一施主电离多数载流子一一自由电子少数载流子一一空穴但半导体仍保持电中性 热平衡时,杂质半导体中多子浓度和少子浓度的乘积恒等于本征半导体中载流子浓度 ni 的平方,所以空穴的浓度 pn为因为 ni 容易受到温度的影响发生显著变化,所以 pn 也随环境的改变明显变化. 自由电子浓度杂质浓度二,P 型半导体在本征半导体中掺入三价原子,即构成 P 型半导体.P 型半导体中每掺杂一个杂质元素的原子,就提供一个空穴,从而大量增加了空穴的浓度一一受主电离多数载流子一一空穴少数载流子一一自由电子但半导体仍保持电中性而自由电子的浓度 np 为环境温度也明显影响 np 的取值. 空穴浓度掺杂浓庹4.1.3 漂移电流和扩散电流 半导体中载流子进行定向运动,就会形成半导体中的电流.半导体电流半导体电流漂移电流:在电场的作用下,自由电子会逆着电场方向漂移,而空穴则顺着电场方向漂移,这样产生的电流称为漂移电流,该电流的大小主要取决于载流子的浓度,迁移率和电场强度.扩散电流:半导体中载流子浓度不均匀分布时,载流子会从高浓度区向低浓度区扩散,从而形成扩散电流,该电流的大小正比于载流子的浓度差即浓度梯度的大小.4.2 PN 结 通过掺杂工艺,把本征半导体的一边做成 P 型半导体,另一边做成 N 型半导体,则 P 型半导体和 N 型半导体的交接面处会形成一个有特殊物理性质的薄层,称为 PN 结. 4.2.1 PN 结的形成 多子扩散空间电荷区,内建电场和内建电位差的产生 少子漂移动态平衡空间电荷区又称为耗尽区或势垒区.在掺杂浓度不对称的 PN 结中,耗尽区在重掺杂一边延伸较小,而在轻掺杂一边延伸较大.4.2.2 PN 结的单向导电特性 一,正向偏置的 PN 结正向偏置耗尽区变窄扩散运动加强,漂移运动减弱正向电流二,反向偏置的 PN 结反向偏置耗尽区变宽扩散运动减弱,漂移运动加强反向电流PN 结的单向导电特性:PN 结只需要较小的正向电压,就可以使耗尽区变得很薄,从而产生较大的正向电流,而且正向电流随正向电压的微小变化会发生明显改变.而在反偏时,少子只能提供很小的漂移电流,并且基本上不随反向电压而变化.4.2.3 PN 结的击穿特性 当 PN 结上的反向电压足够大时,其中的反向电流会急剧增大,这种现象称为 PN 结的击穿. 雪崩击穿:反偏的 PN 结中,耗尽区中少子在漂移运动中被电场作功,动能增大.当少子的动能足以使其在与价电子碰撞时发生碰撞电离,把价电子击出共价键,产生一对自由电子和空穴,连锁碰撞使得耗尽区内的载流子数量剧增,引起反向电流急剧增大.雪崩击穿出现在轻掺杂的 PN 结中.齐纳击穿:在重掺杂的 PN 结中,耗尽区较窄,所以反向电压在其中产生较强的电场.电场强到能直接将价电子拉出共价键,发生场致激发,产生大量的自由电子和空穴,使得反向电流急剧增大,这种击穿称为齐纳击穿.PN 结击穿时,只要限制反向电流不要过大,就可以保护 PN 结不受损坏.PN 结击穿4.2.4 PN 结的电容特性 PN 结能够存贮电荷,而且电荷的变化与外加电压的变化有关,这说明 PN 结具有电容效应. 一,势垒电容 CT0为 u = 0 时的 CT,与 PN 结的结构和掺杂浓度等因素有关UB为内建电位差n 为变容指数,取值一般在 1 / 3 ~ 6 之间.当反向电压 u 绝对值增大时,CT 将减小. 二,扩散电容 PN 结的结电容为势垒电容和扩散电容之和,即 Cj = CT + CD.CT 和 CD 都随外加电压的变化而改变,所以都是非线性电容.当 PN 结正偏时,CD 远大于 CT ,即 Cj CD 反偏的 PN 结中,CT 远大于 CD,则 Cj CT .4.3 晶体二极管 二极管可以分为硅二极管和锗二极管,简称为硅管和锗管. 4.3.1 二极管的伏安特性一一 指数特性IS 为反向饱和电流,q 为电子电量 (1.60 10- 19C) UT = kT/q,称为热电压,在室温 27℃ 即 300 K 时,UT = 26 mV. 一,二极管的导通,截止和击穿当 uD >0 且超过特定值 UD(on) 时,iD 变得明显,此时认为二极管导通,UD(on) 称为导通电压 (死区电压) uD 0.7 V时,D处于导通状态,等效成短路,所以输出电压uo = ui - 0.7当ui 0时,D1和D2上加的是正向电压,处于导通状态,而D3和D4上加的是反向电压,处于截止状态.输出电压uo的正极与ui的正极通过D1相连,它们的负极通过D2相连,所以uo = ui当ui 0时,二极管D1截止,D2导通,电路等效为图 (b) 所示的反相比例放大器,uo = - (R2 / R1)ui当ui 0时,uo1 = - ui,uo = ui当ui 2.7 V时,D导通,所以uo = 2.7 V当ui <2.7 V时,D截止,其支路等效为开路,uo = ui.于是可以根据ui的波形得到uo的波形,如图 (c) 所示,该电路把ui超出2.7 V的部分削去后进行输出,是上限幅电路. [例4.3.7]二极管限幅电路如图 (a) 所示,其中二极管D1和D2的导通电压UD(on) = 0.3 V,交流电阻rD 0.输入电压ui的波形在图 (b) 中给出,作出输出电压uo的波形. 解:D1处于导通与截止之间的临界状态时,其支路两端电压为 - E - UD(on) = - 2.3 V.当ui - 2.3 V时,D1截止,支路等效为开路,uo = ui.所以D1实现了下限幅D2处于临界状态时,其支路两端电压为 E + UD(on) = 2.3 V.当ui >2.3 V时,D2导通,uo = 2.3 V当ui <2.3 V时,D2截止,支路等效为开路,uo = ui.所以D2实现了上限幅.综合uo的波形如图 (c) 所示,该电路把ui超出 2.3 V的部分削去后进行输出,完成双向限幅. 限幅电路的基本用途是控制输入电压不超过允许范围,以保护后级电路的安全工作.设二极管的导通电压UD(on) = 0.7 V,在图中,当 - 0.7 V <ui 0.7 V时,D1导通,D2截止,R1,D1和R2构成回路,对ui分压,集成运放输入端的电压被限制在UD(on) = 0.7 V当ui <- 0.7 V时,D1截止,D2导通, R1,D2和R2构成回路,对ui分压,集成运放输入端的电压被限制在 - UD(on) = - 0.7 V.该电路把ui限幅到 0.7 V到 - 0.7 V之间,保护集成运放.图中,当 - 0.7 V <ui 5.7 V时,D1导通,D2截止,A / D的输入电压被限制在5.7 V当ui <- 0.7 V时,D1截止,D2导通,A / D的输入电压被限制在 - 0.7 V.该电路对ui的限幅范围是 - 0.7 V到 5.7 V.[例4.3.8]稳压二极管限幅电路如图 (a) 所示,其中稳压二极管DZ1和DZ2的稳定电压UZ = 5 V,导通电压UD(on) 近似为零.输入电压ui的波形在图 (b) 中给出,作出输出电压uo的波形. 解:当 | ui | 1 V时,DZ1和DZ2一个导通,另一个击穿,此时反馈电流主要流过稳压二极管支路,uo稳定在 5 V.由此得到图 (c) 所示的uo波形. 图示电路为单运放弛张振荡器.其中集成运放用作反相迟滞比较器,输出电源电压UCC或 - UEE,R3隔离输出的电源电压与稳压二极管DZ1和DZ2限幅后的电压.仍然认为DZ1和DZ2的稳定电压为UZ,而导通电压UD(on) 近似为零.经过限幅,输出电压uo可以是高电压UOH = UZ或低电压UOL = - UZ.三,电平选择电路 [例4.3.9]图 (a) 给出了一个二极管电平选择电路,其中二极管D1和D2为理想二极管,输入信号ui1和ui2的幅度均小于电源电压E,波形如图 (b) 所示.分析电路的工作原理,并作出输出信号uo的波形. 解:因为ui1和ui2均小于E,所以D1和D2至少有一个处于导通状态.不妨假设ui1 ui2时,D2导通,D1截止,uo = ui2只有当ui1 = ui2时,D1和D2才同时导通,uo = ui1 = ui2.uo的波形如图 (b) 所示.该电路完成低电平选择功能,当高,低电平分别代表逻辑1和逻辑0时,就实现了逻辑"与"运算. 四,峰值检波电路 [例4.3.10]分析图示峰值检波电路的工作原理. 解:电路中集成运放A2起电压跟随器作用.当ui >uo时,uo1 >0,二极管D导通,uo1对电容C充电,此时集成运放A1也成为跟随器,uo = uC ui,即uo随着ui增大当ui <uo时,uo1 <0,D截止,C不放电,uo = uC保持不变,此时A1是电压比较器.波形如图 (b) 所示.电路中场效应管V用作复位开关,当复位信号uG到来时直接对C放电,重新进行峰值检波. 4.4 双极型晶体管 NPN型晶体管 PNP型晶体管 晶体管的物理结构有如下特点:发射区相对基区重掺杂基区很薄,只有零点几到数微米集电结面积大于发射结面积. 一,发射区向基区注入电子_ 电子注入电流IEN,空穴注入电流IEP_二,基区中自由电子边扩散边复合_ 基区复合电流IBN_三,集电区收集自由电子_ 收集电流ICN反向饱和电流ICBO4.4.1 晶体管的工作原理晶体管三个极电流与内部载流子电流的关系: 共发射极直流电流放大倍数:共基极直流电流放大倍数:换算关系:晶体管的放大能力参数 晶体管的极电流关系 描述:描述: 4.4.2 晶体管的伏安特性 一,输出特性 放大区(发射结正偏,集电结反偏 )共发射极交流电流放大倍数:共基极交流电流放大倍数:近似关系:恒流输出和基调效应饱和区(发射结正偏,集电结正偏 )_ 饱和压降 uCE(sat) _截止区(发射结反偏,集电结反偏 )_极电流绝对值很小二,输入特性 当uBE大于导通电压 UBE(on) 时,晶体管导通,即处于放大状态或饱和状态.这两种状态下uBE近似等于UBE(on) ,所以也可以认为UBE(on) 是导通的晶体管输入端固定的管压降当uBE 0,所以集电结反偏,假设成立,UO = UC = 4 V当UI = 5 V时,计算得到UCB = - 3.28 V <0,所以晶体管处于饱和状态,UO = UCE(sat) . [例4.4.2]晶体管直流偏置电路如图所示,已知晶体管的UBE(on) = - 0.7 V, = 50.判断晶体管的工作状态,并计算IB,IC和UCE. 解:图中晶体管是PNP型,UBE(on) = UB - UE = (UCC - IBRB) - IERE = UCC - IBRB - (1+b)IBRE = - 0.7 V,得到IB = - 37.4 A <0,所以晶体管处于放大或饱和状态.IC = bIB = - 1.87 mA,UCB = UC - UB = (UCC - ICRC) - (UCC - IBRB) = - 3.74 V | UGS(off) | ) uGS和iD为平方率关系.预夹断导致uDS对iD的控制能力很弱.可变电阻区(| uGS | | UGS(off) |且| uDG | | UGS(off) |)iD = 0三,转移特性预夹断4.5.2 绝缘栅场效应管 绝缘栅场效应管记为MOSFET,根据结构上是否存在原始导电沟道,MOSFET又分为增强型MOSFET和耗尽型MOSFET. 一,工作原理 UGS = 0 ID = 0UGS >UGS(th) 电场 反型层 导电沟道 ID >0UGS控制ID的大小N沟道增强型MOSFETN沟道耗尽型MOSFET在UGS = 0时就存在ID = ID0.UGS的增大将增大ID.当UGS - UGS(off) ,所以该场效应管工作在恒流区.图 (b) 中是P沟道增强型MOSFET,UGS = - 5 (V) - UGS(th) ,所以该场效应管工作在可变电阻区. 解:图 (a) 中是N沟道JFET,UGS = 0 >UGS(off) ,所以该场效应管工作在恒流区或可变电阻区,且ID一,方波,锯齿波发生器 4.5.5 场效应管应用电路举例 集成运放A1构成弛张振荡器,A2构成反相积分器.振荡器输出的方波uo1经过二极管D和电阻R5限幅后,得到uo2,控制JFET开关V的状态.当uo1为低电平时,V打开,电源电压E通过R6对电容C2充电,输出电压uo随时间线性上升当uo1为高电平时,V闭合,C2通过V放电,uo瞬间减小到零. 二,取样保持电路 A1和A2都构成跟随器,起传递电压,隔离电流的作用.取样脉冲uS控制JFET开关V的状态.当取样脉冲到来时,V闭合.此时,如果uo1 >uC则电容C被充电,uC很快上升如果uo1 <uC则C放电,uC迅速下降,这使得uC = uo1,而uo1 = ui,uo = uC ,所以uo = ui.当取样脉冲过去时,V打开,uC不变,则uo保持取样脉冲最后瞬间的ui值. 三,相敏检波电路 因此前级放大器称为符号电路.场效管截止场效管导通集成运放A2构成低通滤波器,取出uo1的直流分量,即时间平均值uo.uG和ui同频时,uo取决于uG和ui的相位差,所以该电路称为相敏检波电路. NPN晶体管结型场效应管JEFT增强型NMOSEFT指数关系平方律关系场效应管和晶体管的主要区别包括:晶体管处于放大状态或饱和状态时,存在一定的基极电流,输入电阻较小.场效应管中,JFET的输入端PN结反偏,MOSFET则用SiO2绝缘体隔离了栅极和导电沟道,所以场效应管的栅极电流很小,输入电阻极大.晶体管中自由电子和空穴同时参与导电,主要导电依靠基区中非平衡少子的扩散运动,所以导电能力容易受外界因素如温度的影响.场效应管只依靠自由电子和空穴之一在导电沟道中作漂移运动实现导电,导电能力不易受环境的干扰.场效应管的源极和漏极结构对称,可以互换使用.晶体管虽然发射区和集电区是同型的杂质半导体,但由于制作工艺不同,二者不能互换使用.

分类: 理工学科 >>工程技术科学

问题描述:

各个芯片制造公司都有很多工厂。称为Fab，如TSMC的Fab7。

请问Fab是什么意思？

这种厂的功能是什么？是完成全套从Wafer到CHIP的流程还是，只是其中某一部分功能。

谢谢

解析:

最近有不少的弟兄谈到半导体行业，以及SMIC、Grace等企业的相关信息。

在许多弟兄迈进或者想要迈进这个行业之前，我想有许多知识和信息还是需要了解的。

正在半导体制造业刚刚全面兴起的时候，我加入了SMIC，在它的Fab里做了四年多。历经SMIC生产线建立的全部过程，认识了许许多多的朋友，也和许许多多不同类型的客户打过交道。也算有一些小小的经验。就着工作的间隙，把这些东西慢慢的写出来和大家共享。

从什么地方开始讲呢？就从产业链开始吧。

有需求就有生产就有市场。

市场需求（或者潜在的市场需求）的变化是非常快的，尤其是消费类电子产品。这类产品不同于DRAM，在市场上总是会有大量的需求。也正是这种变化多端的市场需求，催生了两个种特别的半导体行业——Fab和Fab Less Design House。

我这一系列的帖子主要会讲Fab，但是在一开头会让大家对Fab周围的东西有个基本的了解。

像Intel、Toshiba这样的公司，它既有Design的部分，也有生产的部分。这样的庞然大物在半导体界拥有极强的实力。同样，像英飞凌这样专注于DRAM的公司，活得也很滋润。至于韩国三星那是个什么都搞的怪物。这些公司，他们通常都有自己的设计部门，自己生产自己的产品。有些业界人士把这一类的企业称之为IDM。

但是随着技术的发展，要把更多的晶体管集成到更小的Chip上去，Silicon Process的前期投资变得非常的大。一条8英寸的生产线，需要投资7~8亿美金；而一条12英寸的生产线，需要的投资达12~15亿美金。能够负担这样投资的全世界来看也没有几家企业，这样一来就限制了芯片行业的发展。准入的高门槛，使许多试图进入设计行业的人望洋兴叹。

这个时候台湾半导体教父张忠谋开创了一个新的行业——foundry。他离开TI，在台湾创立了TSMC，TSMC不做Design，它只为做Design的人生产Wafer。这样，门槛一下子就降低了。随便几个小朋友，只要融到少量资本，就能够把自己的设计变成产品，如果市场还认可这些产品，那么他们就发达了。同一时代，台湾的联华电子也加入了这个行当，这就是我们所称的UMC，他们的老大是曹兴诚。——题外话，老曹对七下西洋的郑和非常钦佩，所以在苏州的UMC友好厂（明眼人一看就知道是UMC在大陆偷跑）就起名字为“和舰科技”，而且把厂区的建筑造的非常有个性，就像一群将要启航的战船。

----想到哪里就说到哪里，大家不要见怪。

在TSMC和UMC的扶植下，Fab Less Design House的成长是非常可观的。从UMC中分离出去的一个小小的Design Group成为了著名的“股神”联发科。当年它的VCD/DVD相关芯片红透全世界，股票

也涨得令人难以置信。我认识一个台湾人的老婆，在联发科做Support工作，靠它的股票在短短的四年内赚了2亿台币，从此就再也不上班了。

Fab Less Design House的成功让很多的人大跌眼镜。确实，单独维持Fab的成本太高了，所以很多公司就把自己的Fab剥离出去，单独来做Design。

Foundry专注于Wafer的生产，而Fab Less Design House专注于Chip的设计，这就是分工。大家都不能坏了行规。如果Fab Less Design House觉得自己太牛了，想要自建Fab来生产自己的Chip，那会遭到Foundry的 *** ，像UMC就利用专利等方法强行收购了一家Fab Less Design House辛辛苦苦建立起来的Fab。而如果Foundry自己去做Design，那么Fab Less Design House就会心存疑惑——究竟自己的Pattern Design会不会被对方盗取使用？结果导致Foundry的吸引力降低，在产业低潮的时候就会被Fab Less Design House抛弃。

总体来讲，Fab Less Design House站在这个产业链的最高端，它们拥有利润的最大头，它们投入小，风险高，收益大。其次是Foundry(Fab)，它们总能拥有可观的利润，它们投入大，风险小，受益中等。再次是封装测试（Package&Testing），它们投入中等，风险小，收益较少。

当然，这里面没有记入流通领域的分销商。事实上分销商的收益和投入是无法想象和计量的。我认识一个分销商，他曾经把MP3卖到了50%的利润，但也有血本无归的时候。

所以Design House是“三年不开张，开张吃三年。”而Fab和封装测试则是赚个苦力钱。对于Fab来讲，同样是0.18um的8英寸Wafer，价格差不多，顶多根据不同的Metal层数来算钱，到了封装测试那里会按照封装所用的模式和脚数来算钱。这样Fab卖1200美元的Wafer被Designer拿去之后，实际上卖多少钱就与Fab它们没有关系了，也许是10000美元，甚至更高。但如果市场不买账，那么Design House可能就直接完蛋了，因为它的钱可能只够到Fab去流几个Lot的。

我的前老板曾经在台湾TSMC不小心MO，结果跑死掉一批货，结果导致一家Design House倒闭。题外话——Fab的小弟小妹看到动感地带的广告都气坏了，什么“没事MO一下”，这不找抽吗？没事MO（Miss Operation）一下，一批货25片损失两万多美元，奖金扣光光，然后被fire。

在SMIC，我带的一个工程师MO，结果导致一家海龟的Design House直接关门放狗。这个小子很不爽的跳槽去了一家封装厂，现在混得也还好。

所以现在大家对Fab的定位应该是比较清楚的了。

Fab有过一段黄金时期，那是在上个世纪九十年代末。TSMC干四年的普通工程师一年的股票收益相当于100个月的工资（本薪），而且时不时的公司就广播，“总经理感谢大家的努力工作，这个月加发一个月的薪水。”

但是过了2001年，也就是SMIC等在大陆开始量产以来，受到压价竞争以及市场不景气的影响，Fab的好时光就一去不复返了。高昂的建厂费用，高昂的成本折旧，导致连SMIC这样产能利用率高达90%的Fab还是赔钱。这样一来，股票的价格也就一落千丈，其实不光是SMIC，像TSMC、UMC的股票价格也大幅下滑。

但是已经折旧折完的Fab就过得很滋润，比如先进（ASMC），它是一个5英寸、6英寸的Fab，折旧早完了，造多少赚多少，只要不去盖新厂，大家分分利润，曰子过的好快活。

所以按照目前中国大陆这边的状况，基本所有的Fab都在盖新厂，这样的结论就是：很长的一段时间内，Fab不会赚钱，Fab的股票不会大涨，Fab的工程师不会有过高的收入。

虽然一直在亏本，但是由于亏本的原因主要是折旧，所以Fab总能保持正的现金流。而且正很多。所以结论是：Fab赔钱，但绝对不会倒闭。如果你去Fab工作，就不必担心因为工厂倒闭而失业。

下面讲讲Fab对人才的需求状况。

Fab是一种对各类人才都有需求的东西。无论文理工，基本上都可以再Fab里找到职位。甚至学医的MM都在SMIC找到了厂医的位置。很久以前有一个TSMC工程师的帖子，他说Fab对

人才的吸纳是全方位的。（当然坏处也就是很多人才的埋没。）有兴趣的网友可以去找来看看。

一般来讲，文科的毕业生可以申请Fab厂的HR，法务，文秘，财会，进出口，采购，公关之类的职位。但是由于是Support部门这些位置的薪水一般不太好。那也有些厉害的MM选择

做客户工程师（CE）的，某些MM居然还能做成制程工程师，真是佩服啊佩服。

理工科的毕业生选择范围比较广：

计算机、信息类的毕业生可以选择作IT，在Fab厂能够学到一流的CIM技术，但是由于不受重视，很多人学了本事就走人先了。

工程类的毕业生做设备(EE)的居多，一般而言，做设备不是长久之计。可以选择做几年设备之后转制程，或者去做厂商（vendor），钱会比较多。当然，也有少数人一直做设备也

发展得不错。比较不建议去做厂务。

材料、物理类的毕业生做制程(PE)的比较多，如果遇到老板不错的话，制程倒是可以常做的，挺两年，下面有了小弟小妹就不用常常进Fab了。如果做的不爽，可以转PIE或者TD，

或者厂商也可以，这个钱也比较多。

电子类的毕业生选择做制程整合，也就是Integration（PIE）得比较多，这个是在Fab里主导的部门，但如果一开始没有经验的话，容易被PE忽悠。所以如果没有经验就去做PIE的

话，一定要跟着一个有经验的PIE，不要管他是不是学历比你低。

所有硕士或者以上的毕业生，尽量申请TD的职位，TD的职位比较少做杂七杂八的事情。但是在工作中需要发挥主动性，不然会学不到东西，也容易被PIE之类的人骂。

将来有兴趣去做封装、测试的人可以选择去做产品工程师（PDE）。

有兴趣向Design转型的人可以选择去做PIE或者PDE。

喜欢和客户打交道的人可以选择去做客户工程师CE，这个位置要和PIE搞好关系，他们的Support是关键。

有虐待别人倾向，喜欢看着他人无助神情的人可以考虑去做QE。QE的弟兄把PIE/PE/EE/TD/PDE之类的放挺简直太容易了。：）

基本Fab的机构是这样的：

厂长

--〉Integration

--〉LPIE

MPIE

YE

WAT

BR

Module

--〉CVD

PVD

CMP

PHOTO

ETCH

Diffusion

WET

IMP

MFG

--〉MPC

TF

DIFF

PHOTO

ETCH

此外相关的直接支持部门还有：

Facility

IE&PC

Fab中PIE要略微比PE和EE好一些，相对进fab的机会要少。

PIE主要的工作有很多，但总而言之是和产品密切相关的。SMIC上海厂有DRAM和Logic两种截然不同的产品，相应的PIE职责也有区别。

Memory PIE（基本都在一厂）通常是分段管理，一般是有人负责Isolation(FOX/STI)，有人负责Capacitance，有人负责Transistor，有人负责后段Interconnect。总体分工比较明确，少数资深的工程师会负责全段的制程。Memory的产品通常种类较少，总量较大，比较少有新的产品。SMIC的Memory有堆栈型和沟槽型两大类，都在一厂有量产。

Logic PIE（两个厂都有）才是真正意义上的Fab PIE，一般来讲Fab要赚钱，Logic的产品一定要起来。Logic PIE通常会分不同的Technology来管理产品，比如0.35um LG/MM/HS；0.18um LG/MM/HS/SR；0.13um LG/SR等等。Logic的产品种类非常多，但每颗的总量一般不会太大，如果能够有1000pcs/月的量，那已经是比较大的客户了。——如果遇到这样的新客户，大家可以去买他的股票，一定可以赚钱。

Logic PIE的主要工作通常有Maintain和NTO两大类，前者针对量产的大量产品的良率提高，缺陷分析等。后者主要是新产品的开发和量产。具体的工作么，拿NTO来讲，有Setup process flow, pirun, fab out report, defect reduction, yield *** ysis, customer meeting, ... ...等等。

相比较而言，进fab倒不是最主要的，分析数据和写报告的工作为主。

通常讲Fab的工作环境比较恶劣，那就是指Module和MFG。因为PIE可以比较少进Fab，所以PIE虽然也会比较忙，但是接触到辐射、化学药品的机会要少很多。

一般本科毕业生如果去MFG的话会做线上的Super，带领Leader和一群小妹干活。除非你从此不想和技术打交道，否则不要去MFG。只有想将来做管理的人或者还会有些兴趣，因为各个不同区域的MFG都是可以互换的，甚至不同产业的制造管理都是一样的。Fab的MFG Supper在封装、测试厂，在TFT/LCD厂，在所有的生产制造型企业都可以找到相关合适的位置。和人打交道，这是管理的核心，而在MFG，最重要的就是和人打交道。你会和EE吵架，和PE吵架，和PIE吵架，被Q的人闻讯，可以修理TD的弟兄，不过比较会惹不起PC（Production Control）。喜欢吵架的弟兄可能会乐此不疲，因为MFG和别人吵架基本不会吃亏。

在Fab里有三个“第一”：安全第一，客户第一，MFG第一。所以只要和安全以及客户没有关系，MFG就是最大的，基本可以横着走。PIE能够和MFG抗争的唯一优势，也就是他们可以拿客户来压MFG。MFG在奖金等方面说话的声音比较大，一般而言，奖金优先发放给MFG，因为他们最辛苦。MFG的Super需要倒班，做二休二，12小时12小时的轮，在休息的时候还会被拖过来学习、写报告什么的，所以平均下来一周工作的时间至少在50小时以上。上白班的还好，但是上晚班的生物钟会被弄的比较乱。MFG做常曰的Super会好一些。

不建议硕士以及以上学历的弟兄去MFG。

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