14纳米工艺节点会给设计带来哪些挑战？

ISPD是全球下一代半导体设计师荟萃的年会。半导体缩微过去通常可实现更小、更快的芯片，因为时钟速度和电源电压分别直接与器件尺寸成反比。不幸的是，由于原子尺度问题带来的电路和物理设计限制（比如由超薄栅氧化物导致的晶体管漏电流），在过去的几代工艺技术，时钟速度和电源电压的变化很小。人们采取了许多治标不治本的措施，如更厚的高k电介质。但这些举措只是拖延了对根本问题的解决，直到面对14纳米节点已无计可施，IBM的杰出工程师 James Warnock在其《14纳米技术节点面临的电路和物理设计挑战》一文中表示。“14纳米节点给设计师带来了许多挑战，因为前几代已经推迟了通过缩微解决问题的这一尝试，” Warnock说，“结果是近似（Nearish），最终将取决于经济因素，但在14纳米，单独依靠缩微，没办法再获得更高性能。”Warnock 称，缩微的最大问题是晶体管漏电流的一直增加，在以前节点，设计师使用较陡的亚阈值斜坡来缓解这一问题，最近的手段是采用高k电介质。在光刻技术中，通过双重图形（Double Patterning）弥补缺乏商用远紫外线光刻技术（EUV）的缺憾。但在14纳米，上述权宜之计都没用，Warnock说。图：多栅极3DFinFET将在实现14纳米工艺技术节点中扮演重要角色，IBM的研究科学家James Warnock称。资料来源：IBM “为解决漏电流问题，多栅极3DFinFET已经出现在22纳米（英特尔），而其它芯片制造商也在迅速采用，”Warnock说，“FinFET器件与生俱来地具有更陡峭的阈值斜坡和更优良的随机掺杂波动（RDF）指标，但它也引入新的变异源 ——例如鳍（Fin）的宽度和高度变异。”3D 需要多重图形（Multi-patterning）是平版印刷受到的新限制，为此，也需要新工具以支持兼容标准库的FinFET架构的协同设计。较高的 RC延迟也给自动布线器在识别和优化不会缩微到14nm的线平面和过孔时带来显著压力。随着电流密度在 “热”线上的增加，新工具还需要缓解电迁移问题，以确保在14nm，芯片的寿命不会受到不利影响。

当然不是，只要学好集成电路专业未来就业不成问题。以下几点可以说明：

1、集成电路产业需求缺口大，薪资年年攀升

《中国集成电路产业人才白皮书（2019年-2020年）》指出，按照当前产业发展态势及对应人均产业推算来看，到2022年前后全行业人才需求达到74.45万人左右，但领军和高端人才紧缺，另有数据显示，我国芯片人才缺口已经达到24万。

2、专业难学但高薪

在国内的发展现状。集成电路设计专业虽然难学基本上都要进行岗前培训，但是基本上都是高薪就业。

集成电路设计专业难学的原因有三个。第一，集成电路设计专业的老师比较少，理论派的老师很难培养出用人单位需要的人才。第二，集成电路设计专业学生培养成本比较高，一般的大学很难培养出来。第三，集成电路设计专业横跨40多个学科，学生的学习非常困难。

3、专业薪资

集成电路设计工程师的工资是依据学历和工作经验决定的，比如说应届本科生的工资大概为4000-6000元每月，而应届硕士研究生则工资能达到将近一万每月，而有3年工作经验的本科生工资也能达到8000左右。

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