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1、什么是金属－半导体接触的多子阻挡层和反阻挡层？什么是肖特基接触？ 答：金属与N型半导体接触，当Wm>Ws 时：势垒区中的表面附近的能带向上弯曲，半导体表面电子浓度比体内小得多，为多子(电子)耗尽，因此，它是一个高阻区；多子(电子)在金属和半导体两边转移时，都需要克服一定的势垒，故，通常也将之称为多子阻挡层。 金属与N型半导体接触，Wm>x D )适用于此理论。此时，电子在势垒区的碰撞可以忽略，对于电子而言，势垒的形状并不重要，起决定作用的是势垒顶点的高度——半导体体内的电子只要有足够的能量超过势垒的顶点，就可以自由地通过阻挡层进入金属；同样，金属中能超越势垒顶的电子也能达到半导体体内；所以电流的计算就归纳为计算超越势垒的载流子数目，这就是热电子发射理论。 对于非简并半导体，单位体积中能量在E ～E+dE中的电子数目为： 取垂直于界面由半导体指向金属的方向为v x 的正方向，显然就单位截面积而言，大小为v x 的体积中，在其内的所有电子，单位时间内都可以达到金属和半导体的界面： 这些电子总数为：dN = v x .1.1.dn 在半导体侧的这些电子中，有能力越过势垒到达金属的电子，其v x 必须达到： 2 / 1 0 2 )] ( 2 1 [ ) ( 2 1 V V q m v V V q v m D n x D x n z y x kT v v v m n dv dv dv v e kT m n dn z y x n 2 2 ) ( 2 3 0 4 ) 2 ( 2 2 2 即：仅有v x 在[v x0 ,+ ] 范围内的电子可以越过势垒，所以，单位时间内，达到金-半界面的电子数为： 这时所形成的电流为： 0 x v dN N 常数 称为 其中， Richardson k qm h A e e T A dN q qN J kT qV kT q v m s ns x 2 * 3 2 4 1 0 电子从金属向半导体运动（发射）时遇到的势垒高度为q m ，不随外加电压而改变， 故电流是个恒定值，它在热平衡时(V=0) 与从半导体运动（发射）到金属的电子流相抵消，即： 电流的表达式还可以写成以下形式： 0 8 ( 1) , 4 D F q V q V k T k T n q v n k T J e e v m 其中 ) 1 ( ) 1 ( 0 0 2 * 2 * 0 kT qV kT qV kT q s m m s n kT q s m V m s s m F F m m F e J e e T A J J J e T A J J J 总电流形式为： 电流通过热电子发射过程的输运： Si、Ge、GaAs材料的载流子迁移率较高，热电子发射理论对它们比较适用。

一般情况下，ND<NC或NA <NV；费米能级处于禁带之中。当ND≥NC或NA≥NV时，EF将与EC或EV重合，或进入导带或价带，此时的半导体称为简并半导体。也即，简并半导体是指：费米能级位于导带之中或与导带重合；费米能级位于价带之中或与价带重合。

选取EF = EC为简并化条件，得到简并时最小施主杂质浓度：

选取EF = Ev为简并化条件，得到简并时最小受主杂质浓度：

半导体发生简并时：

（1）ND ≥ NC；NA ≥ NV；

（2）ΔED越小，简并所需杂质浓度越小。

（3）简并时施主或受主没有充分电离。

（4）发生杂质带导电，杂质电离能减小，禁带宽度变窄。

扩展资料

半导体芯片的制造过程可以分为沙子原料（石英）、硅锭、晶圆、光刻，蚀刻、离子注入、金属沉积、金属层、互连、晶圆测试与切割、核心封装、等级测试、包装等诸多步骤，而且每一步里边又包含更多细致的过程。

1、沙子：硅是地壳内第二丰富的元素，而脱氧后的沙子（尤其是石英）最多包含25%的硅元素，以二氧化硅（SiO2）的形式存在，这也是半导体制造产业的基础。

2、硅熔炼：12英寸/300毫米晶圆级，下同。通过多步净化得到可用于半导体制造质量的硅，学名电子级硅（EGS），平均每一百万个硅原子中最多只有一个杂质原子。此图展示了是如何通过硅净化熔炼得到大晶体的，最后得到的就是硅锭。

3、单晶硅锭：整体基本呈圆柱形，重约100千克，硅纯度99.9999%。

4、硅锭切割：横向切割成圆形的单个硅片，也就是我们常说的晶圆（Wafer）。

5、晶圆：切割出的晶圆经过抛光后变得几乎完美无瑕，表面甚至可以当镜子。

6、光刻胶（Photo Resist）：图中蓝色部分就是在晶圆旋转过程中浇上去的光刻胶液体，类似制作传统胶片的那种。晶圆旋转可以让光刻胶铺的非常薄、非常平。

7、光刻：光刻胶层随后透过掩模（Mask）被曝光在紫外线（UV）之下，变得可溶，期间发生的化学反应类似按下机械相机快门那一刻胶片的变化。掩模上印着预先设计好的电路图案，紫外线透过它照在光刻胶层上，就会形成微处理器的每一层电路图案。

8、溶解光刻胶：光刻过程中曝光在紫外线下的光刻胶被溶解掉，清除后留下的图案和掩模上的一致。

9、蚀刻：使用化学物质溶解掉暴露出来的晶圆部分，而剩下的光刻胶保护着不应该蚀刻的部分。

10、清除光刻胶：蚀刻完成后，光刻胶的使命宣告完成，全部清除后就可以看到设计好的电路图案。

再次光刻胶：再次浇上光刻胶（蓝色部分），然后光刻，并洗掉曝光的部分，剩下的光刻胶还是用来保护不会离子注入的那部分材料。

11、离子注入（Ion Implantation）：在真空系统中，用经过加速的、要掺杂的原子的离子照射（注入）固体材料，从而在被注入的区域形成特殊的注入层，并改变这些区域的硅的导电性。经过电场加速后，注入的离子流的速度可以超过30万千米每小时。

12、清除光刻胶：离子注入完成后，光刻胶也被清除，而注入区域（绿色部分）也已掺杂，注入了不同的原子。注意这时候的绿色和之前已经有所不同。

13、晶体管就绪：至此，晶体管已经基本完成。在绝缘材（品红色）上蚀刻出三个孔洞，并填充铜，以便和其它晶体管互连。

14、电镀：在晶圆上电镀一层硫酸铜，将铜离子沉淀到晶体管上。铜离子会从正极（阳极）走向负极（阴极）。

15、铜层：电镀完成后，铜离子沉积在晶圆表面，形成一个薄薄的铜层。

16、抛光：将多余的铜抛光掉，也就是磨光晶圆表面。

17、金属层：晶体管级别，六个晶体管的组合，大约500纳米。在不同晶体管之间形成复合互连金属层，具体布局取决于相应处理器所需要的不同功能性。芯片表面看起来异常平滑，但事实上可能包含20多层复杂的电路，放大之后可以看到极其复杂的电路网络，形如未来派的多层高速公路系统。

18、晶圆测试：内核级别，大约10毫米/0.5英寸。图中是晶圆的局部，正在接受第一次功能性测试，使用参考电路图案和每一块芯片进行对比。

19、晶圆切片（Slicing）：晶圆级别，300毫米/12英寸。将晶圆切割成块，每一块就是芯片的内核（Die）。

20、丢弃瑕疵内核：晶圆级别。测试过程中发现的有瑕疵的内核被抛弃，留下完好的准备进入下一步

21、封装

参考资料来源：百度百科-半导体

参考资料来源：百度百科-简并半导体

高压线上的半导体作用是：当屏蔽层

在导体表面加一层半导电材料的屏蔽层，它与被屏蔽的导体等电位并与绝缘层良好接触，从而避免在导体与绝缘层之间发生局部放电，这一层屏蔽为内屏蔽层，同样在绝缘表面和护套接触处也可能存在间隙，是引起局部放电的因素，故在绝缘层表面加一层半导电材料的屏蔽层，它与被屏蔽的绝缘层有良好接触，与金属护套等电位，从而避免在绝缘层与护套之间发生局部放电，这一层屏蔽为外屏蔽层，

半导体是指一种导电性可受控制，范围可从绝缘体至导体之间的材料。

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