尼西半导体主要生产什么

尼西半导体科技（上海）有限公司于2007年起在上海市松江区小昆山镇茸康路109弄91号1栋C/C3标准厂房建设新建一期项目从事芯片后道加工及封装测试，年产电源管理用集成电路和场效应管72亿件项；2008年3月为扩大生产需要，尼西公司增资扩建了芯片后道加工及封装测试，使产能达到72亿件/年。为实现现有项目的电镀配套，现尼西半导体科技（上海）有限公司拟扩建4条纯锡电镀生产线（3用一备），建设内容包括安装镀锡生产线；增设一套中水回用设施；增设一套镀锡酸碱废气收集处理装置等。建设单位委托上海环境节能工程有限公司为该项目编制环境影响报告书。

对于计算机普遍采用的并行总线来说,随着系统时钟和数据速率的提高,多位并行总线变的很难同步。对于每一个并行信号,由于高速会带来噪声和通道间的串扰,CPU必须等待所有的总线全部稳定,以保证它们能够被很好的锁存下来。并且在每一个时钟的有效沿处,数据和时钟的定时关系必须满足建立/保持时间,数据才会被稳定的存储下来。这些并行总线的限制使之很难达到单一信号传输超过1GHz。同时,为了满足更高的带宽要求,目前计算机和通信领域越来越多采用简单架构的串行总线。现在的一个16位或32位的并行总线可能变成为1位或2位的串行总线结构,并且具有更高的数据传输率。无论是复杂的高速并行总线还是串行总线都向设计和调试人员提出了新的挑战。因为当时钟频率达到数百兆或更高时,每个设计细节都很重要,需要认真考虑电路中的时钟分布、信号路径、残桩引线、噪声容限、阻抗和负载、传输线影响以及功率分配等问题。所有这些方面都会对高速通信系统中传输的数字信号完整性产生影响。

高速总线中的信号完整性问题

在高速总线中,典型的信号完整性问题包括以下几部分：振幅问题：包括减幅振荡(震铃效应)、“下垂”脉冲(在脉冲开始处的下降振幅)和“欠幅”脉冲(不能达到正常振幅)边沿畸变：包括预过冲、过冲回摆、过冲、震铃效应和缓慢的上升时间。边沿畸变可能产生于高速电路板布局问题,或是半导体器件的质量问题信号反射：向外发出的信号会朝信号源头方向d回,并干扰随后的脉冲。造成反射的原因有可能是端接和电路板布局问题接地跳动：在电流需求大时可造成电路接地参考电平的偏移。接地跳动由过流、电源或接地回路阻抗引起串扰效应：当在电路板上出现并行的长引线时,其信号可通过电容和电感的相互感应而耦合,从而产生串扰。另外,快速边沿中较高的电流可增加辐射电磁能,并随之产生串扰定时抖动：当数字信号在周期间包含有微小的边沿位置变动时,就会产生抖动。这种抖动将影响整个数位系统的定时准确性和同步。

定时问题引起信号完整性故障

数字信号畸变产生于许多根本性原因。在并行总线中,与定时有关的问题是非常普遍的现象。

总线竞争

当两个驱动器设备试图同时使用同一总线时,就产生了总线竞争现象,它会导致信号畸变。正常情况下,当一个驱动器传送数据时,另一个驱动器应进入高阻抗状态并保持“让路”状态。但如果高阻抗的设备不能及时切换,就会出现两个驱动器争用总线的情况。由于两个驱动器信号都不能通过,故迫使总线形成一个不确定的振幅,这样就可能达不到逻辑电路的阈值电压。

建立/保持时间违规

带锁存功能的数字器件要求时钟和输入数据必须满足建立/保持时间的要求。否则会在输出数据上出现不可预见的毛刺,或根本没有正确输出跳变(称为亚稳态效应)。

随着各种高速总线出现,以及产品的空间尺寸要求越来越小,如何进行信号的探测和连接是每个设计人员都必须面临的问题。传统的高带宽示波器通过探头的附件来连接被测信号、观测数字信号的模拟参数细节、进行调试和验证。逻辑分析仪由于需要连接更多的通道,例如观察32位地址总线、数据总线以及关键的时钟和控制信号,需要几十路,甚至上百路信号同时观测。所以在设计阶段,进行可测性设计就显得至关重要,需要专门提供足够的测试点保证逻辑探头探测高速总线。为了保证高速信号的探测和连接,在TLA7AXX系列逻辑分析仪模块中采用的P6860探头(34个通道),前端采用有源锗化硅电路,每一个探头的输入容性负载为0.7pF,并且提供2GHz的模拟带宽。

在连接方式上,P6860探头和被测电路的连接采用压接的方式,即无需传统的、为逻辑分析仪探头测试提供的测试插座或连接器。探头的前端为高密度导电胶条,工程师在进行可测性设计时,只需要按照探头指南所提供的机械尺寸,在PCB板上设计部分测试焊盘即可。这种无连接器方式的逻辑探头连接可以保证PCB布线测试点时产生的残桩尽可能的小,并且减小了进行可测性设计时的布线复杂度。

采用iConnect技术的有源逻辑探头,能够直接在测试过程中通过示波器配合来直接对数字信号的模拟参数信息进行观测,无需再使用示波器的探头在被测电路板上寻找测试点来重复探测。图1中显示了一套逻辑探头完成信号测试的方法以及TLA7AAX系列逻辑分析仪的内部结构。有源逻辑探头分成4组,每一组34个测试通道,送入到逻辑分析仪中去。然后经过一组2GHz带宽的模拟多路开关(它可以任意切换136个通道中的4个通道作为模拟输出),送入到任意一台外部TDS示波器中去,这样示波器就可以对设计人员在逻辑分析仪中选择的4路通道进行模拟参数信息的观测。同时,136个通道的信号送入逻辑分析仪中,经过8GHz的采样保持电路,实现逻辑分析仪的功能。并同时进行8GHz的高速定时分析、2GHz的通用定时分析、800MHz的状态分析。此外,由于TLA715逻辑分析仪中提供iConnect功能,所以可以直接根据设计人员的选择从136路信号中选择4路送入到示波器中。

iView技术

传统的技术并不能进行信号完整性问题的全面分析。数字示波器能够捕获数字信号的模拟参数,分析故障的细节信息,但是受到通道数和触发能力的限制,并且它是物理层的分析工具,无法从整个系统的角度去发现故障。逻辑分析仪可以从数据层上观测一个错误数据,例如可以发现一个通信系统的十六位地址错误,但却无法分析错误产生的根本原因。如果能够深入观测信号行为并看到有缺陷数字信号的模拟特性,那么查明许多数据错误就会简单很多。iView技术集成了两种信号完整性分析工具的特点,将数字示波器(须满足被测系统模拟带宽的需要)连接到逻辑分析仪(须有适当的通道数量、存储深度和采样率),通过将模拟域和数据域的工具联合起来,观测模拟参数信息的同时可以观察相同信号的数字码流信息,从而设计人员就可以察觉并排除系统中的错误。

iView技术进行故障调试实例

假设在时钟为120M的高速总线传输中出现数据错误,通过逻辑分析仪的毛刺触发功对整个总线上的所有通道进行故障查找。发现在数据线D3的第3位上有逻辑毛刺出现,造成数据传输错误。为了分析D3(3)总线上出现逻辑毛刺的原因,联合数字示波器观测逻辑毛刺的模拟细节。图2中是逻辑分析仪和数字存储示波器时间相关的观测波形结果,模拟信号捕获结果出现在逻辑分析仪屏幕的中心,显示了毛刺的本质。逻辑分析仪的定时采样率为8GS/s,示波器的采样率为20GS/s,在数据总线D3(3)的模拟信号上升沿和下降沿处有明显的单调性问题。通过集成分析技术,发现毛刺是由于信号反射造成的。经检查发现在电路板上D3(3)引线上有残桩,导致高速信号的反射效应,通过电路板重新布线解决了这个故障。

iVerify技术通过眼图测试对总线彻底验证

在高速总线测试和验证时,眼图是信号完整性测试的重要方法。实时示波器和采样示波器是眼图测试的基本工具。示波器由于受到测试通道数目的限制(4个通道),有时候还需要一个通道作为外部时钟进行同步。在多路高速总线中,为了彻底验证系统,需要对所有总线信号进行眼图测试。iVerify技术建立在iConnect技术和iView技术的基础上,

1、半导体后道工艺中“molding”是：注塑成型，就是把一片片已经焊上芯片（DIie Bond），焊上线（Wire Bond）的框架（Leadframe）塑封起来。

2、熔融塑料流动时大分子之间相互摩擦的性质称为塑料的粘性，而把这种粘性大小的系数称为粘度,所以粘度是熔融塑料流动性高低的反映，粘度越大,熔体粘性越强,流动性越差,加工越困难。

3、所有的制品在浇口密封状态下加工是不可能的事。对于一件具体的制品，须进行浇口密封试验并检测浇口密封加工的制品和浇口不密封加工的制品确定那种方式最好。这将可能出现浇口冻结时测试样品100%性能不好，浇口未冻结的制品100%通过检测，或者与之相反。通过简单的观察样品或工艺不能判断是怎么回事。进行浇口密封试验并测试样品才能找到答案。

4、如果浇口不密封对制品的性能有利，那么以所需要时间的一半开始让浇口冷却。由于正常的温度和工艺变化，最坏的可能情况是选择准确的浇口密封时间。然而生产制品时有时候需要让浇口密封，有时候相反，这就会生产前后不一致的产品。

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