半导体工艺技术中的纳米是指什么的单位

半导体工艺技术中的纳米是指什么的单位,第1张

纳米是长度量单位,是一米的十亿分之一(千米→米→厘米→毫米→微米→纳米), 4倍原子大小,万分之一头发粗细。纳米技术是是指制造体积不超过数百个纳米的物体,其宽度相当于几十个原子聚集在一起。

硅片尺寸(8英寸、12英寸)上加工纳米级的电路,就能容纳更多晶体管,做出体积更小更复杂的电路。

把纳米技术定位为微加工技术的极限。也就是通过纳米精度的“加工”来人工形成纳米大小的结构的技术。这种纳米级的加工技术,也使半导体微型化即将达到极限。现有技术即便发展下去,从理论上讲终将会达到限度。这是因为,如果把电路的线幅变小,将使构成电路的绝缘膜的为得极薄,这样将破坏绝缘效果。

芯片的本质是将大规模集成电路小型化,封装在方寸之间的空间里。英特尔的10纳米单元面积为54*44纳米,每平方毫米有1.008亿个晶体管。Nm(纳米)是厘米、分米和米等长度单位,1纳米等于10减9米。一纳米相当于原子大小的四倍,是人类头发直径的十万分之一,比单个细菌的长度(5微米)小得多。芯片的制造过程就像一座房子。首先以晶圆为基础,然后将电路和晶体管一层一层堆叠起来,完成想要的形状。芯片具有各种封装形式。芯片封装最初的定义是保护芯片免受周围环境的影响,包括物理和化学影响。今天的芯片封装是指用来安装半导体集成电路芯片的外壳,起到放置、固定、密封、保护芯片和增强电热性能的作用。它是芯片内部世界与外部电路之间的桥梁(芯片上的触点通过导线与封装外壳的引脚相连,封装外壳通过印制板上的导线与其他器件相连)。根据国际半导体技术蓝图(ITRS),芯片工艺中的纳米数越小,越先进。我们常说的芯片14nm、12nm、10mm、7nm是用来描述半导体工艺的节点代数。它们通常用晶体管的半节距或门长等特征尺寸来表示,以衡量集成电路技术的水平。在不同的半导体元件上,描述的对象是不同的。例如,在DRAM芯片中,它描述了DRAM单元中两条金属线之间的最小允许间距的一半长度,半间距长度;当用于CPU时,它描述了CPU晶体管中栅极的长度。在电子显微镜下,32纳米和22纳米晶体管然而,门长并不代表一切。栅极之间的距离和互连间距也是决定性能的关键因素。这两个距离决定了单位面积的晶体管数量。在晶体管密度方面,2014年英特尔2000年发布的14nm节点为每平方毫米3750万个晶体管,略低于TSMC的每平方毫米4800万个晶体管和三星的每平方毫米5100万个晶体管。英特尔10nm节点晶体管密度为每平方毫米1.008亿,三星7nm节点密度为每平方毫米1.0123亿,基本相同;TSMC声称,第一代7nm节点的晶体管密度约为16nm节点的3倍,10nm节点的1.6倍,因此估计每平方毫米约有8000万个晶体管,略低于英特尔10nm节点水平;但是2019年,TSMC采用EUV技术的N7+节点也有望量产,晶体管密度将提高20%,从而晶体管密度将达到每平方毫米1个。约1亿水平,将与英特尔,三星2019每年量产流程基本相同。工艺的进步可以提高芯片的性能,包括三个方面:规模增大、频率提高、功耗降低。规模对应的工艺指标主要有晶体管密度、栅极间距、最小金属间距等。相应频率和功耗指标主要包括栅长、鳍高等。随着晶体管密度的增加,可以扩大芯片的晶体管规模,增加并行工作的单元或核心的数量,或者减小芯片面积,提高成品率,降低单位成本。门长度越小,芯片的频率越高或者功耗越低。栅长减小(或沟道长度减小)减小了源漏之间的距离,电子只需流动一小段距离就可以运行,从而提高晶体管的开关频率,提高芯片的工作频率;另一方面,栅极长度和电子流距离的减小可以降低芯片的内阻、所需的开启电压和工作电压。在相同的工作频率下,压降导致更低的功耗(动态功耗P=c*v2*f,功耗与电压和频率的平方成正比)。提高芯片频率和降低功耗这两个目标不能兼得。晶体管的功耗包括静态功耗和动态功耗。静态功耗是电路稳定时的功耗,即常规电压乘以电流;动态功耗是指电容充放电功耗和短路功耗,也就是晶体管在做什么1和0相互转换时,会根据转换频率产生不同的功耗;根据Dendel的定标定律,晶体管面积的缩小,使得晶体管消耗的电压和电流几乎同比例缩小。例如,如果晶体管的尺寸减半,静态功耗将减少到四分之一(电压和电流同时减半)。在行业初期,根据Dennardscaling,设计师可以大幅提高芯片的时钟频率,因为提高频率带来的更多动态功耗会被降低的静态功耗抵消。大概在2005之后,漏电现象打破了Dennard提出的原有定律,使得晶体管在更小的工艺下制造时,静态功耗不减反增。同时也带来了巨大的热能转换,使得芯片的散热成为一个亟待解决的问题。所以芯片无法在提高频率的同时继续降低整体功耗。根据动态功耗P=C*V2*F可以得出,提高频率和降低功耗这两个目标之间的关系是相反的,需要根据芯片设计来寻求两者之间的平衡。当栅极长度(或沟道长度)减小到一定程度时,容易产生量子隧穿效应,从而导致大电流泄漏问题。这就是FinFET,或者说鳍式场效应晶体管技术出现的原因。晶体管从2D平面结构走向3D鳍片结构,增加鳍片高度可以减少漏电的发生,进一步提高性能或者降低功耗。在FinFET结构中,三个面被栅极包围,可以有效控制漏电。随着鳍片高度的增加,栅极可以更有效地控制电流,随着可控性的提高,栅极可以用更低的电压来切换开关,并且可以用更少的能量来导通/关断。同时,电子在三个表面上流动,增加了流动电子的数量,进一步提高了性能。芯片性能的不断提升是先进制造工艺的核心追求。多年来,先进的制造工艺首先应用于旗舰智能手机AP或计算机CPU。手机主芯片通常采用最先进的两代工艺制造。旗舰手机主芯片是工艺最前沿的,引进最先进的工艺后才会采用。新工艺出现后会向下转移,而低端手机主芯片通常是次高工艺制造。目前7nm和10nm的主要应用有高端手机AP/SoC、个人电脑和服务器CPU、矿机ASIC等。等等。14nm的主要应用包括高端手机AP/SoC、显卡GPU、FPGA等。成熟28纳米节点的主要应用包括低端手机、平板、机顶盒、路由器等主要芯片。先进工艺竞争成为影响芯片的决定性因素。工艺改进对芯片性能提升有明显影响。工艺改进的效果包括频率提高和架构优化。一方面,工艺的提升与频率紧密相连,使得芯片主频提升;另一方面,工艺改进导致晶体管规模的提高,支持更复杂的微架构或内核,导致架构的改进。随着工艺节点的进展,可以发现频率随工艺增长的斜率有所减缓。由于Dendel标度律的失效以及随之而来的散热问题,单纯持续提高芯片时钟频率已经不太现实,厂商逐渐转向低频多核架构的研究。


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