缩小半导体工艺尺寸能走多远?

特约撰稿 莫大康 推动半导体业进步有两个轮子，一个是工艺尺寸缩小，另一个是硅片直径增大，而且总是尺寸缩小为先。由半导体工艺路线图看，2013年应该进入14纳米节点，观察近期的报道，似乎已无异议，而且仍是英特尔挑起大樑。尽管摩尔定律快“寿终正寝”的声音已不容置辩，但是14nm的步伐仍按期走来，原因究竟是什么? 传统光刻技术与日俱进 当尺寸缩小到22/20nm时，传统的光刻技术已无能力，必须采用辅助的两次图形曝光技术。 提高光刻的分辨率有3个途径：缩短曝光波长、增大镜头数值孔径NA以及减少k1。显然，缩短波长是最主要的，而且方便易行。目前市场的193nmArF光源是首选，再加入浸液式技术等，实际上达到了28nm，几乎已是极限(需要OPC等技术的帮助)。 所以Fabless公司NVIDIA的CEO黄仁勋多次呼吁工艺制程在22/20nm时的成本一定相比28nm高。其理由是当工艺尺寸缩小到22/20nm时，传统的光刻技术已无能为力，必须采用辅助的两次图形曝光技术(DP)。从原理上讲，DP技术易于理解，甚至可以3次，或者4次。但是这样带来两个大问题，一个是光刻加掩模的成本迅速上升，另一个是工艺的循环周期延长。所以业界心知肚明，在下一代光刻技术EUV尚未到来之际，采用DP是不得已而为之，实际上在技术上的可行性并不是问题，更多的是要从经济层面做出取舍的决定。 193nm光刻技术在计算的光刻技术辅助下，包含两项关键的创新，一个是同时带OPC(光学图形修正)的两次图形曝光技术，另一个是采用一种倒转的光刻技术来改善困难的布局复制，可以在局部区域达到最佳化。 因此可以相信，传统的193nm浸液式光刻技术加上两次图形曝光技术(DP)，甚至4次，从分辨率上在2015年时有可能达到10nm，这取决于业界对于成本上升等的容忍度。 7nm还是5nm 除了工艺尺寸缩小之外，产业尚有多条路可供选择，如450mm硅片、TSV 3D封装等。 何时能够达到7nm或者5nm，截至今日尚无人能够回答，因为EUV何时进入也不清楚。乐观的估计可能在2015年或2016年。如果真能如愿，可能从10nm开始就采用EUV技术，一直走到5nm。但是目前业界比较谨慎，通俗一点的说法仍是两条腿走路。在今年的Semicon West上各厂家的反应也是如此。Nikon正努力延伸193nm的浸液式技术，甚至包含450mm硅片而ASML由于获得英特尔、三星及台积电的支持，正加快NXE 3300B实用机型的发货。 据说已经有6台NXE 3100 EUV设备在客户处使用，累积产出硅片已达44000片。另外，下一代EUV设备NXE 3300B已开始安装调试，计划2013年共发货5台，另有11台NXE 3300B的订单在手及7台订单在讨论中。 ASML正在准备450mm光刻机，它是客户共同投资计划中的一部分。公司有信心将3台EUV的营收落实在2013年的销售额之中。 ASML在2013年展览会的演讲中详细描绘了业界期待已久的EUV光源路线图，近期Cymer公司已推出了专为ASML光刻机配置的40W极紫外(EUV)光源，工作周期高达每小时30片，并计划在2014年时NXE 3300B中的光源升级达到50W，相当于43WPH水平。而100W光源可能要等到2015年或2016年，相当于73WPH。至于何时出现250W EUV光源，至少目前无法预测，除非等到100W光源成功，并有出彩的表现。500W光源写进路线图中是容易的，但是未来能否实现还是个问题。 只要实现73WPH，可以认为EUVL已达到量产水平，因为与多次曝光技术相比，它的成本在下降。在10nm节点以下如果继续釆用MP多次曝光技术，则可能需要4x甚至8x的图形成像技术。 因为从理论上讲，硅晶格大小约0.5nm，通常大于10个晶格尺寸，即约5nm时，才可能有好的硅器件功能，所以可以认为5nm是工艺尺寸的最终极限。预测在2024年以后半导体产业可能发生革命性变化，电荷不再是传输信息的唯一载体，同时计算架构也可能发生革命。 另外，ASML、IMEC及Applied Materials等共同协作，认为采用EUV技术有可能达到小于7nm，由于EUV技术同样也可采用DP两次图形曝光技术来提高分辨率。 随着半导体产业的继续发展，之后的每一个工艺节点进步都要付出极大的代价，要求达到财务平衡的芯片产出数量巨大。现在市场上已很难找出几种能相容的产品，因此未来产业面临的经济层面压力会越来越大。然而除了尺寸缩小之外，产业尚有多条路可供选择，如450mm硅片、TSV 3D封装，FinFET结构与III-V族作沟道材料等，此外还有应用商店。而站在客户立场，他们并非知道芯片的内部构造，仅是需要价廉、实用，而又方便使用的电子终端产品。

光刻之后腐蚀后的线宽。 单线的最小宽度。 也就是表示你的工艺线设备能做到什么程度附：特征尺寸即CPU表面电路的特征线宽，我们常说的130nm制程、90nm制程指的就是CPU的特征尺寸。特征尺寸越小，单位面积内的晶体管集成度就越高。 在微电子学中，特征尺寸通常指集成电路中半导体器件的最小尺寸，如MOS管的栅长，特征尺寸是衡量集成电路设计和制造水平的重要尺度，特征尺寸越小，芯片的集成度越高，速度越快，性能越好

半导体能带理论 分析半导体能带理论，必须从能级，能带，禁带，价带，导带开始。因此分析如下： 能级（Enegy Level）：在孤立原子中，原子核外的电子按照一定的壳层排列，每一壳层容纳一定数量的电子。每个壳层上的电子具有分立的能量值，也就是电子按能级分布。为简明起见，在表示能量高低的图上，用一条条高低不同的水平线表示电子的能级，此图称为电子能级图。能带（Enegy Band）：晶体中大量的原子集合在一起，而且原子之间距离很近，以硅为例，每立方厘米的体积内有5×1022个原子，原子之间的最短距离为0.235nm。致使离原子核较远的壳层发生交叠，壳层交叠使电子不再局限于某个原子上，有可能转移到相邻原子的相似壳层上去，也可能从相邻原子运动到更远的原子壳层上去，这种现象称为电子的共有化。从而使本来处于同一能量状态的电子产生微小的能量差异，与此相对应的能级扩展为能带。 禁带（Forbidden Band）：允许被电子占据的能带称为允许带，允许带之间的范围是不允许电子占据的，此范围称为禁带。原子壳层中的内层允许带总是被电子先占满，然后再占据能量更高的外面一层的允许带。被电子占满的允许带称为满带，每一个能级上都没有电子的能带称为空带。 价带（Valence Band）：原子中最外层的电子称为价电子，与价电带。 导带（Conduction Band）：价带以上能量最低的允许带称为导带。 导带的底能级表示为Ec，价带的顶能级表示为Ev，Ec与Ev之间的能量间隔称为禁带Eg。 半导体的导电作用是通过带电粒子的运动（形成电流）来实现的，这种电流的载体称为载流子。半导体中的载流子是带负电的电子和带正电的空穴。对于不同的材料，禁带宽度不同，导带中电子的数目也不同，从而有不同的导电性。例如，绝缘材料SiO2的Eg约为5.2eV，导带中电子极少，所以导电性不好，电阻率大于1012Ω·cm。半导体Si的Eg约为1.1eV，导带中有一定数目的电子，从而有一定的导电性，电阻率为10-3—1012Ω·cm。金属的导带与价带有一定程度的重合，Eg=0，价电子可以在金属中自由运动，所以导电性好，电阻率为10-6—10-3Ω·cm。

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