芯片eos损伤是什么意思

芯片eos损伤是指芯片或系统工作环境（比如电源电压）超过预期的过程，这可能会对芯片或系统造成严重损坏。

作为研发最怕遇到的事情之一就是芯片失效的问题，好端端的芯片突然异常不能正常工作了，很多时候想尽办法却想不出问题在哪。的确，芯片失效是一个非常让人头疼的问题，它可能发生在研发初期，可能发生在生产过程中，还有可能发生在终端客户的使用过程中。造成的影响有时候也非常巨大。

芯片失效的原因多种多样，并且它的发生也无明显的规律可循。那么有没有一些办法来预防芯片失效的发生呢？这里会通过案例来思考下可以通过哪些方面的措施来减少芯片失效的发生。

案例

小A是一家研发公司的产品经理，他的团队刚刚通过艰苦卓绝的奋斗研发出了一个产品。产品样机经客户验收非常满意并且客户下了数量不少的订单。满怀喜悦心情的小A于是立即下单生产，但是生产的过程中发生了一些问题让他愁眉不展。具体的表现就是部分机器无法通过JTAG下载程序，绞尽脑汁的小A想不出都是一样的设计和生产流程，为什么有的机器可以有的机器不可以？

异常芯片经过送样分析之后，检测机构得出结论是JTAG引脚EOS损坏。EOS损坏是电气过应力损坏的缩写，一般是由ESD、过电压或过电流导致的。对于芯片来说，EOS损坏会导致晶线熔断、芯片内电路击穿引起的对地或对电源短路等问题，严重的会导致整个芯片损坏。

为防止****EOS****现象发生，而导致大电流与大电压****Damage IC****。建议采用如下措施：

初步、检查

第一种运算放大器OP1遭到一个大型的EOS事件,其许多电路部件受到损坏。第二种运算放大器OP2的情形是EOS事件只损坏了一只薄膜电阻器。两个运算放大器都有一个或多个引脚无法进行连续性测试—这是器件失效的第一个征兆。此外,OP1的其它几个引脚呈现功能退化。无论OP1还是OP2都通不过功能测试。在运行电测试后,我们打开每一个运算放大器的外封装,对失效器件进行了检查,从外观上将失效器件与有效器件进行对比可帮确定失效位置。

OP1运算放大器呈现多处地方受损(图1),损坏大部分与器件的输出、负输入和正电源引脚关联。运算放大器输出端上的保险烧断的金属线路证明,运算放大器在EOS事件出现时接到了大量的能量。

相反,OP2器件没显示常规的EOS征兆---异常的金属印迹和灼烧标记。仅有一只电阻可疑,显示颜色略有不同。基于此点得出结论,EOS事件没造成失效,可能是由NiCr电阻器遭氧化或侵蚀所致。但是,同一区域的其它电阻器没显示类似的色变迹象,圆片制造上的问题不可能只对单一个电阻器造成了影响。此外我们还观察到没有其它腐蚀存在,也没发现会把腐蚀性化学品带给电阻器的钝化氧化物缺陷。经分析我们发现是连接着OP2负输入端的开路电阻(图3)造成了器件工作的不正常。当这一电阻断开时,它切断了反馈通路并造成运算放大器输出摆高,不管施加的输入信号如何变化都停留在高电位。对损坏电阻进行探查显示,输入端印迹正常,表示EOS事件没有损坏运算放大器输入通路中的其它电路。

对原因追根溯源

在知道了造成两种失效的损坏之后,我们还得对原因进行追根溯源。第一步是辨别EOS事件的原因,这涉及到从失效报告人处取得的信息。因为我们需要知道发生失效时哪些电路和线路板配置在使用,在最后一次得知部件正常工作的时刻测试条件是什么,以及在经过部件功能正常情况下的最后一次测试或使用之后到底发生了什么样的事件。包含每一种运算放大器的电路示意图给出的运算放大器与所有其它元件以及“外界”信号间的连接。

查看在每种运算放大器上观察到的损坏图案,基于这些图案以及对每种运算放大器周边电路元件的了解,获到了有关EOS事件的来源和强度的信息,如通过大阻抗的外部信号过小可能成为EOS事件的能量供源。阻抗使电流量变小,具有某种保护功能。由电源及其它器件的引脚直接与运算放大器相连虽会产生低阻抗,却因而更容易向半导体器件传导EOS能量。

含有OP1的电路将器件当作一只一致性增益非反相放大器使用,其输出与线路板上一根电缆导线连接。在这种结构中,运算放大器的输出直接与其负输入连接。针对放大器的输入信号直接与来自线路板电源的OP1正输入连接。

基于我们的观察以及运算放大器的应用,认为发生损坏是因为对运算放大器的输出脚施加了正电压。OP1的局部示意图(图4)显示出电流从运算放大器的输出脚流经Q70及Q75到达V+线路的路径。Q70是一个大的输出晶体管,可以应付EOS事件的功率,但Q75不能,正如我们在Q75的基极-发射结处发现铝“短路”所反映的一样。这种小的晶体管在不短路的情况下是不能消掉EOS事件的大量能量的。在电流达到临界电平后,通向焊盘(bond pad)一端的金属输出线路烧断,如图2所示一大段线路烧坏。烧掉如此大段的金属线需要短时间内的大电流脉冲(1~2A

)。

OP1还出现了其它损坏。当金属输出线路断开时,电流迅速降为0,电压迅速增加。由于运算放大器的输出与其负输入直接相接,因此在运算放大器Input连接的周围观察到了由EOS电压脉冲造成的损坏(图1)。在我看来,是EOS信号源的寄生电感造成了输出电压的迅速升高。

看起来OP2比OP1损坏轻---仅有一个开路NiCr电阻,这使得难于判断引起器件失效的原因。电测试表明与NiCr电阻器相连的其它元件工作正常。该电阻器连于焊盘和输入级之间。对于由焊盘到负电源的正电压存在一个最低击穿路径。如果电荷采取了不同的路径,理应出现其它电路损坏。由此,EOS能量脉冲必是进入了负输入引脚。

最低电阻击穿路径存在于负输入和负电源线之间,于是EOS电流便流经了这条线路。而由于除该电阻器以外我们没看到金属线或其它元件受损,因此得到结论,这一EOS事件只产生了少量的能量。还有,如果是慢脉冲理应损坏NiCr电阻器的中心而非损坏全部电阻区域。因此,我们认定EOS事件的出现十分迅捷,有一个快速上升时间。

寻查工作的下一步是通过试验试再现失效过程。我们对造成损坏的EOS事件类型进行了某些假设。例如,假定测试导线能提供充足的电感量(~2mH)造成电压尖峰,这样在测试电路中就不用放置额外的电感了。我们还对电压和电流水平、提供给电路的能量以及EOS事件的持续时间进行了一些猜测。

对OP1器件进行测试,我们用一台Tektronix曲线跟踪仪提供25V脉冲,持续时间范围10~50ms。3英尺

的测试导线将曲线跟踪仪连于DUT。在这些条件下,测试部件没产生像我们在OP1器件中观察到的那样失效。将电压设定到350V、使用串联电阻将峰值电流限制在2.5 A

进行第二次尝试,所产生的损坏与在OP1中见到的类似。脉冲不仅损坏了与OP1相同的电路区域,而且我们还观察到对测试部件更为严重的损坏。降低电压水平或者串联电阻增大可能会使损坏程度减小,但我们觉得我们已找到了损坏的原因,因此我们没做进一步的试验。

通过我们的测试结果,用户找到了可能的失效原因---测试台的非接地测试电缆存在失效。非接地电缆能充电到极高的电压,且当与线路板相连时,它将放电到线路板电路中,损坏运算放大器和其它元件。

增加更多能量

OP2的失效源显得更难以查明。首先,我们在测试器件上施加一电压给负输入并增大这一电压直到运算放大的输入电阻器开路。运算放大器负输入上的+17V信号造成了电阻器的烧毁,但这似乎与OP2中的失效电阻有所不同。

并非显示整个电阻完全失效,测试器件中的电阻器显示跨电阻有一条线。我们决定施加更多的能量使电阻器完全烧断,且快速施加能量以防电阻器热损。

曲线跟踪仪提供的脉冲太慢不能使整个电阻器迅速受热,于是我们尝试使用传输线脉冲(TLP)测试仪。这种类型的测试仪将一定长度的同轴电缆充电至预置电压,然后将电缆放电到DUT中。TLP测试仪能产生一种上升时间小于2 ns、脉宽可变的矩形电流脉冲。当我们给电缆充电充到250V时,它产生了0.5A

的峰值电流,在55

ns内烧坏了运算放大器的电阻器。这种脉冲测试的结果与在OP2中所见到的损坏相吻合。

这一结果虽不意味着来自电缆组件的电量造成了部件的损坏,但它的确预示出,具有迅速上升时间的快速脉冲,以及约0.5A

的电流,会造成类似的损坏。用户进一步的工作查到了一种可能诱因是紧挨着测板的示波器。

用户发现示波器辐射产生一种高能电场,从而在近邻部件上感应电荷。当技师们用测试仪器接触线路板时,产生了放电。采取适当的屏蔽手段移去电荷,就消除了在测板运算放大器的失效问题。

闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。避免闩锁的方法就是要减小衬底和N阱的寄生电阻，使寄生的三极管不会处于正偏状态。 静电是一种看不见的破坏力，会对电子元器件产生影响。ESD 和相关的电压瞬变都会引起闩锁效应（latch-up），是半导体器件失效的主要原因之一。如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。这就是所谓的“闩锁效应”。在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。

MOS工艺含有许多内在的双极型晶体管。在CMOS工艺下，阱与衬底结合会导致寄生的n-p-n-p结构。这些结构会导致VDD和VSS线的短路，从而通常会破坏芯片，或者引起系统错误。

可以通过提供大量的阱和衬底接触来避免闩锁效应。闩锁效应在早期的CMOS工艺中很重要。不过，现在已经不再是个问题了。在近些年，工艺的改进和设计的优化已经消除了闩锁的危险。

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