半导体工艺节点是什么——你看到的7nm真的是7nm吗？

我们在 ExtremeTech 上讨论了很多半导体工艺节点，但是从技术上讲，我们并不经常提及什么是半导体工艺节点 。 随着 Intel 的 10nm 节点进入生产阶段，对于半导体工艺节点的困惑越来越多了，而且对于台积电和三星的技术是不是优于英特尔（以及如果拥有的优势，他们拥有多少优势），也打上了问号。

半导体工艺节点通常以数字命名，后跟纳米的缩写：32nm，22nm，14nm等。CPU 的任何功能与节点名称之间没有固定的客观联系。半导体工艺节点的命名方式也并非总是如此，在大约 1960s-1990s ，节点是根据门的长度来命名的。IEEE 的这张图显示了这种关系：

长期以来，栅极长度（晶体管栅极的长度）和半间距（芯片上两个相同特征，如栅级，之间的距离的一半）与过程节点名称相匹配，但最后一次是 1997年 。半间距又连续几代与节点名匹配，但在实际意义上两者并没有什么关系。实际上，特征尺寸和芯片实际上的样子匹配，已经是很长很长时间之前的事情了。

如果我们达到几何比例缩放要求以使节点名称和实际特征尺寸保持同步，那么六年前我们就该将生产线降至 1nm 以下（这怎么可能嘛）。我们用来表示每个新节点的数字只是代工厂为了宣传选取的数字。早在2010年，ITRS（国际半导体技术发展蓝图，稍后对此组织进行详细介绍）把在每个节点上应用的技术集称为“等效扩展”（而不是几何扩展）。当我们接近纳米级的极限时，宣传可能会开始使用埃而不是纳米，或者可能会使用小数点。当我开始在这个行业工作时，通常会看到记者提到微米而不是纳米的工艺节点，例如 0.18微米或 0.13微米，而不是 180nm 或 130nm。

半导体制造涉及大量的资本支出和大量的长期研究。从论文采用新技术到大规模商业化生产之间的平均时间间隔为10到15年。几十年前，半导体行业认识到，如果存在针对节点引入的通用路线图以及这些节点所针对的特征尺寸，这对每个电子工业的参与方都是有利的。这将允许生产线上的不同位置的厂商同时克服将新节点推向市场遇到的难题。多年来，ITRS（国际半导体技术路线图）一直在发布该行业的总体路线图。这些路线图长达15年之久，为半导体市场设定了总体目标。

ITRS于1998-2015年发布。从2013年至2014年，ITRS重组为ITRS 2.0，他们很快意识到传统的推进方法遇到了理论创新的瓶颈，新组织的任务目标是为大学、财团和行业研究人员提供“未来的主要参考方向，以激发技术各个领域的创新”，这个目标也要求新组织大幅扩展其覆盖范围和覆盖范围。ITRS就此宣布退休了，成立了一个新的组织，称为IRDS（国际设备和系统路线图），其研究的范围大得多，涉及更广泛的技术。

范围和重点的转移反映了整个代工行业正在发生的事情。我们停止将栅极长度或半间距与节点大小绑定的原因是，它们要么停止缩小，要么缩小的速率减慢。作为替代方案，公司已经集成了各种新技术和制造方法，从而继续进行节点缩放。在40 / 45nm，GF和TSMC等公司推出了浸没式光刻技术。在32nm处引入了双图案。后栅极制造是28nm的功能。FinFET是由Intel在22nm处引入的，而其他公司则是在14 / 16nm节点处引入的。

公司有时会在不同的时间推出功能。AMD和台积电推出了40 / 45nm浸没式光刻技术，但英特尔等到32nm才使用该技术，并选择首先推出双图案。GlobalFoundries和台积电开始在32 / 28nm使用更多的双图案。台积电在28nm处使用后栅极构造，而三星和GF使用先栅极技术。但是，随着进展变得越来越慢，我们已经看到公司更加依赖于营销，拥有更多定义的“节点”。像三星这样的公司，没有像以前一样瀑布式下降节点名字（90、65、45），而是给不同的工艺节点起了数字部分相同的名字：

我认为您可以吐槽该产品名称不明不白，因为除非您有清晰的图表，否则很难分辨哪些流程节点是早期节点的演变变体。

尽管节点名称不 依赖 于任何特征尺寸，并且某些特征尺寸已停止缩小，但半导体制造商仍在寻找改善关键指标的方法。这是真正的技术进步。但是，由于现在很难获得性能上的优势，并且更小的节点需要更长的开发时间，因此公司正在尝试更多所谓的改进实验。例如，三星正在准备比以前更多的节点名称。那是某种营销策略，而不是他们真的能做出来多么超前的改进。

因为英特尔10纳米制程的制造参数非常接近台积电和三星用于7纳米制程的值。下面的图表来自WikiChip，但它结合了英特尔10nm节点的已知功能尺寸和台积电和三星7nm节点的已知功能尺寸。如您所见，它们非常相似：

delta 14nm / delta 10nm列显示了每个公司从其上一个节点开始将特定功能缩小的程度。英特尔和三星的最小金属间距比台积电更严格，但是台积电的高密度SRAM单元比英特尔小，这可能反映了台湾代工厂的不同客户的需求。同时，三星的单元甚至比台积电的单元还要小。总体而言，英特尔的10nm工艺达到了许多关键指标，台积电和三星都将其称为7nm。

由于特定的设计目标，单个芯片可能仍具有偏离这些尺寸的功能。制造商提供的这些数字是给定节点上的典型预期实现方式，不一定与任何特定芯片完全匹配。

有人质疑英特尔的10nm +工艺（用于Ice Lake）在多大程度上达到了这些宣传的指标（我相信这些数字是针对Cannon Lake发布的）。的确，英特尔10纳米节点的预期规格可能会略有变化，但14纳米+也是14纳米的调整，10nm+肯定比14nm工艺有非常大的改进。英特尔已经表示，一定会把10nm工艺节点的晶体管密度相对14nm增加2.7倍作为目标，因此我们将推迟任何有关10nm +可能略有不同的猜测。

理解新流程节点的含义的最佳方法是将其视为总括性术语。当一家代工厂商谈论推出一个新的流程节点时，他们所说的其实是：

“我们创建了具有更小特征和更严格公差的新制造工艺。为了实现这一目标，我们集成了新的制造技术。我们将这组新的制造技术称为流程节点，因为我们想要一个总括的术语，向大众传递我们改进了某些具体的工艺参数。”

关于该主题还有其他问题吗？将它们放到下面，我会回答他们。

半导体制造的制程节点，那么也就是指所谓"XXnm"的节点的意思。这里面有多方面的问题，一是制造工艺和设备，一是晶体管的架构、材料。晶体管的制造只是前端而已，集成电路的后端，包括互联等等，也是每个技术节点都会进步的一大课题，这部分我也完全不懂，所以不涉及。

首先回答技术节点的意思是什么。常听说的，诸如，台积电16nm工艺的Nvidia GPU、英特尔14nm工艺的i5，等等，这个长度的含义，具体的定义需要详细的给出晶体管的结构图才行，简单地说，在早期的时候，可以姑且认为是相当于晶体管的尺寸。

为什么这个尺寸重要呢？因为晶体管的作用，简单地说，是把电子从一端(S)，通过一段沟道，送到另一端(D)，这个过程完成了之后，信息的传递就完成了。因为电子的速度是有限的，在现代晶体管中，一般都是以饱和速度运行的，所以需要的时间基本就由这个沟道的长度来决定。越短，就越快。这个沟道的长度，和前面说的晶体管的尺寸，大体上可以认为是一致的。但是二者有区别，沟道长度是一个晶体管物理的概念，而用于技术节点的那个尺寸，是制造工艺的概念，二者相关，但是不相等。

在微米时代，一般这个技术节点的数字越小，晶体管的尺寸也越小，沟道长度也就越小。但是在22nm节点之后，晶体管的实际尺寸，或者说沟道的实际长度，是长于这个数字的。比方说，英特尔的14nm的晶体管，沟道长度其实是20nm左右。

日前，三星半导体博客刊发了一篇TECHnalysis Research公司总裁兼首席分析师Bob O'Donnell的文章，他提出了他对于过渡到全新Gate-All-Around晶体管结构的看法。通过重新思考和重新构建基本的晶体管设计，Bob认为技术行业可以期待几代工艺技术的改进，同时减少半导体尺寸和功率要求，以及提高半导体性能。

任何关注半导体行业的人都知道芯片性能提升的速度开始放缓。与此同时，工艺公司已经讨论了他们减少制造芯片尺寸时面临的一些挑战。虽然通常与摩尔定律的继续发展有关，但更多是伴随着半导体工艺节点尺寸的减小，影响性能的因素会持续增加。

就在几个月前，三星半导体的代工业务宣布了晶体管设计方面的一项重大新进展，称为Gate-All-Around（GAA），它有望在未来几年保持晶体管级半导体的发展。从根本上说，GAA提供了对基本晶体管设计的重新思考和重新架构，其中晶体管内部的硅通道完全被栅极材料包围，而不是像三极一样被栅极材料覆盖，就像FinFET设计一样，这种设计可以增加晶体管密度，同时增加沟道的缩放潜力。

整个 科技 行业都在期待着半导体工艺的改进，这些进步将继续降低半导体尺寸和功率，并提高半导体性能。GAA与极紫外光（EUV）光刻技术一起被认为是半导体制造领域下一个主要技术进步，这为芯片行业提供了从7nm到5nm到3nm工艺节点的清晰路径。

从技术上讲，由于GAA FET技术降低了电压，这也为半导体代工业务提供了一种超越FinFET设计的方法。随着晶体管不断缩小，电压调节已被证明是最难克服的挑战之一，但GAA采用的新设计方法减少了这个问题。 GAA晶体管的一个关键优势是能够降低电压缩放造成的功耗，同时还能提高性能。这些改进的具体时间表可能不会像行业过去那么快，但至少关于它们是否会到来的不确定性现在可能会逐渐改观。对于芯片和器件制造商而言，这些技术进步为半导体制造业的未来提供了更清晰的视角，并且应该让他们有信心推进积极的长期产品计划。

GAA的时机也是 科技 行业的偶然因素。直到最近，半导体行业的大多数进步都集中在单个芯片或单片SOC（片上系统）设计上，这些设计都基于单个工艺节点尺寸构建的硅芯片。当然，GAA将为这些类型的半导体提供重要的好处。此外，随着新的“小芯片”SOC设计的势头增加，这些设计结合了几个可以在不同工艺节点上构建的较小芯片组件，很容易被误解为晶体管级增强不会带来太多的价值。实际上，有些人可能会争辩说，随着单片SOC被分解成更小的部分，对较小的制造工艺节点的需求就会减少。然而，事实是更复杂，更细微。为了使基于芯片组的设计真正成功，业界需要改进某些芯片组件的工艺技术，并改进封装和互连，以将这些元件和所有其他芯片组件连接在一起。

重要的是要记住，最先进的小芯片组件正变得越来越复杂。这些新设计要求3mm GAA制造所能提供的晶体管密度。例如，特定的AI加速，以及日益复杂的CPU，GPU，FPGA架构需要他们能够集中处理的所有处理能力。因此，虽然我们会继续看到某些半导体元件停止在工艺节点的路线图中，并以更大的工艺尺寸稳定下来，但对关键部件的持续工艺缩减的需求仍然有增无减。

科技 行业对半导体性能改进的依赖已经变得如此重要，以至于工艺技术的潜在放缓引起了相当多的关注，甚至对可能对整个 科技 世界产生的影响产生负面影响。虽然GAA所带来的进步甚至没有使该行业完全解决了挑战，但它们足以提供行业所需的发展空间以保持其继续前进。

据businesskorea报道，代工咨询公司IBS 5月15日宣布，三星电子在 GAA技术方面领先台积电(TSMC)一年，领先英特尔(Intel)两到三年。GAA技术是下一代非存储半导体制造技术，被视为代工行业的突破者。

三星已被评估在FinFET工艺方面领先于全球最大的代工企业台积电。FinFET工艺目前是主流的非存储半导体制造工艺。

这意味着三星在当前和下一代代工技术上都领先于竞争对手。

三星于当地时间5月14日在美国Santa Clara举行的2019年三星代工论坛上宣布，将于明年完成GAA工艺开发，并于2021年开始批量生产。

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