随着数字系统性能的提高，设计人员需要越来越细心地关注时钟发生和分配电路的设计，以避免时钟分配时序出现差异或不确定性。此类问题会降低系统性能，减少时序余裕，或导致功能错误。为了避免时序偏移相关的问题，设

小数分频频率合成器在测试时必须外接一个环路滤波器电路与压控振荡器才能构成一个完整的锁相环电路。其外围电路中环路滤波器的设计好坏将直接影响到芯片的性能测试。以ADF4153小数分频频率合成器为例，研究了