AMD EPYC的模块化和NUMA之路

看起来似乎有强行把芯片设计和数据中心建设拉到一起尬聊的感觉，但世间也没有那么多的一见如故，一些有意义的讨论未尝不是从尬聊开始的。

就我个人而言，今年已经多次在关于数据中心的文章和（线上）分享中提到AMD：“从1月29日开始到2月6日，腾讯会议每天都在进行资源扩容，日均扩容云主机接近1.5万台，8天总共扩容超过10万台云主机，共涉及超百万核的计算资源投入，全部由腾讯云自研的服务器星星海提供支撑。”这款服务器基于AMD去年8月发布的代号Rome（罗马）的第二代EPYC处理器，最大的特点就是核多——双路配置再算上超线程，一台采用腾讯云定制版EPYC处理器的星星海服务器可以为云服务器提供多达180个核——也就是说，这100万核服务器资源，“只”需要不到6000台该款自研服务器即可满足。

腾讯云星星海SA2服务器采用2U高度结合类似远程散热片（remote heat-sink）的设计，配合6个60mm风扇，据称可以支持2个300W级别的CPU（AMD第二代EPYC处理器公开版本最高TDP为280W）

实际上，官方名称为AMD EPYC 7002系列的第二代EPYC处理器最多能提供64个核芯、128个线程，腾讯云定制版本选择了48核芯（96线程）而已。至少在CPU的核数（core count）上，AMD给Intel（英特尔，昵称“大英”）造成了很大的压力。上个月英特尔发布了代号为Cooper Lake的第三代至强可扩展处理器（Xeon Scalable Processor，XSP），主打四路和八路市场，四路配置可提供112核芯224线程，核数上堪与双路EPYC 7002系列抗衡，为10nm制程的Ice Lake争取时间。

摩尔定律难以延续的后果就是CPU的功耗持续攀升，第一代至强可扩展处理器（公开版）里TDP最高的205W，到第三代已是寻常，250W算是克制——毕竟要考虑四路的散热需求

话说上一次AMD搞得大英如此狼狈，还要追溯到本世纪初的64位路线之争。众所周知，英特尔是x86及其生态（特别是软件生态）的缔造者，属于“亲妈”级别，AMD充其量是个“后妈”。但是，x86几十年的发展史证明，“亲妈”未必就比“后妈”更了解孩子的发展潜力。也可以前一阵大火的剧集《隐秘的角落》为例，看完就会发现，对于朱朝阳的隐藏能力，后妈的认知似乎先于亲妈。

Cooper Lake：你看我还有机会吗？

简单的说，Intel建立发展x86生态，AMD坚定捍卫x86路线——不断改造作为生态核心的x86处理器，焕颜新生

盛衰无常：架构与制程的双簧

虽然已经在过去十年中逐渐沦为爱好者口中的“牙膏厂”，但在历史上，英特尔一直不乏创新精神。对待x86的态度可以算是这种精神的一个体现，起码在进入64位时代之前，英特尔其实不太瞧得上x86，总觉得这个娃太low——可能是亲妈更了解孕育过程中的种种先天不足吧——几次三番地在重大的转折点，想要“与时俱进”，重起炉灶，带给用户“船新体验”。反而是AMD屡屡在关键时刻出来捍卫x86，通过翻新加盖来维持其生命力。

64位是关键的转折点。上世纪九十年代末，还是32位的x86刚“插足”服务器市场不久，英特尔选择与惠普（HP）联手开发基于IA-64架构的Itanium（安腾）作为接班人，与已经64位了的RISC阵营大佬们对抗。然而，AMD认为x86还可以抢救一下，决定通过64位扩展来“续命”，并在2003年4月发布首款64位x86处理器Opteron，两年后又把x86(-64)带入多核时代。

此时，英特尔已经在IA-64的路上走了十多年。时过境迁，当初设定的目标并没有实现，而x86扩展到64位和多核之后，不仅软件和应用的生态系统得到了完整的继承，性能也完全可以一战。用户用脚投票，大英不得不从。

第二代EPYC处理器发布会上，Google出示2008年7月9日上线的其第100万台服务器的照片，追诉与AMD的革命友情……还是台四路服务器

英特尔痛定思痛，决定用架构和制程构筑双保险，在2007年提出了Tick-Tock（取自于时钟的“嘀-嗒”周期）量产模式，即先通过制程升级将芯片面积缩小，是为Tick；再基于 *** 练纯熟的制程改用新的微架构，是为Tock。当时的英特尔工厂在技术和产能上都占据明显优势，只要架构上回到正轨，左右手组合拳一出，产量受限的AMD哪里支撑得住？在2008年推出Nehalem微架构之后，英特尔终于夺回主动权。

在英特尔施加的强大压力下，AMD在处理器架构上也犯了错误，2011年推出的Bulldozer（推土机）架构采用了即使现在看来也过于激进的模块化设计。随着2012年英特尔开启至强E5时代，AMD在节节失利后不得不退出服务器市场，上一个巅峰期彻底结束。

有道是：福兮祸所依，祸兮福所伏。先贤曾经曰过：纵有架构、制程双保险，奈何CEO是单点。2016年英特尔推出最后一代至强E5/E7（v4），这是英特尔首批采用14nm制程的服务器CPU，同时也宣告了Tick-Tock模式的终结，改用Process–Architecture–Optimization （制程-架构-优化）的三步走模式。

在这个可以简称为PAO的模式里，虽然仍是先制程、后架构的节奏，但新加入的优化不管是针对两者中的哪一个还是兼而有之，都起到了拉长制程换代周期的效果。第三代至强可扩展处理器已经是第四波采用14nm制程的服务器CPU，14nm后面的“+”都数不清楚有几个了——还好预计年底发布的Ice Lake将终止这个“土拨鼠之日”式的制程循环。

架构层面上，从代号Skylake的初代至强可扩展处理器开始，由环形总线改为6×6的2D-mesh，然后持续“优化”。在架构的角度，Mesh和环形总线都属于所谓传统的单片（Monolithic）式架构，优点是整体性好，涉及到I/O的性能比较有保证；缺点是对制程不太友好，随着规模的扩大，譬如核数和Cache的增加，良率上的挑战很大，高端产品的成本下不来，这对于追求高核数的云计算服务提供商显然不是个好消息。

至强E5/E7 v4的四环（2组双向环形总线）与至强SP的6×6 Mesh架构

关键时刻，又是沉寂多年的AMD挺身而出，接盘Tick-Tock，以自己的方式“维护”摩尔定律。

这个方式，就是模块化。

MCM：同构对等模块化的利与弊

先简单回顾一下AMD之前的模块化设计为什么会失败。 Bulldozer架构的模块化设计，建立在AMD对未来应用趋势的不靠谱假设上，即整数（Integer，INT）运算将占据绝对主导地位，结论是增加整数运算单元，减少浮点（Floating Point，FP）运算单元。 于是，Bulldozer架构很“鸡贼”的采用了两个（具有完整整数运算单元的）核芯共用一个浮点运算单元的模块化设计，两个模块就可以提供4个核芯（但只有2个浮点运算单元），6核以此类推。

模块化本身并没有错，Intel Nehalem的模块化设计就很成功。Bulldozer错在“拆东墙补西墙”，结果连补强都算不上

不用放马后炮，这也是一个妄揣用意（用户意志）的行为。即使是在AI大行其道的今天，第二代英特尔至强可扩展处理器已经支持INT8加速推理运算，也不能和通常意义上CPU的整数运算划等号。贸然押宝，错了当然怪不得别人。

不难看出，Bulldozer的模块化，与之前Intel Nehalem架构的模块化设计，只限于架构层面，并不是为制程考虑——CPU不论几个模块多少核，都是作为一个整体（die）来制造的，毕竟十年前制程还没到瓶颈。

然而，到了AMD以代号Naples的（第一代）EPYC处理器重返服务器市场的2017年，摩尔定律放缓的迹象已很明显。同样的14nm（可能还没有英特尔的先进）制程，AMD如何以更低的成本提供更多的核芯？

EPYC系列处理器基于AMD的Zen系列架构，从Zen、Zen+到Zen 2，以及规划中的Zen 3的发展路线，有点像前面提到的Tick-Tock：开发一个良好的基础然后交替演进，不断优化。

与先辈们不同，Zen系列的模块化明显侧重于解决制程面对的挑战，即芯片在物理上被切割为多个die（比较小的芯片更容易制造，良率有保证，有利于降低成本），通过Infinity Fabric（IF）互连为一个整体，所以每个die就是一个模块，但不一定是模块化设计的最小单位。

第一代EPYC处理器的4个die及Infinity Fabric示意

还是从初代EPYC处理器所采用的Zen架构说起。Zen确立了该系列计算单元模块化的最小单位CCX（Core Complex，核芯复合体），每个CCX包括4个Zen核芯（Core），以及8 MiB共享L3 Cache，每核芯2 MiB。

从AMD公开的示意图来看，各片（Slice）L3 Cache之间的连接方式像是full-mesh（全网状，即每两个点之间都有直接连接，无需跳转），CCX内部的跨核芯L3 Cache访问是一致的

Zen的CCD里除了2个CCX，还有2个DDR内存控制器（各对应1个内存通道），用于片上（die之间）互连的Infinity Fabric（IF On-Package，IFOP），而CPU之间互连的Infinity Fabric（IF Inter-Socket，IFIS）与对外的PCIe通道是复用的——这个知识点在后面会用到。

芯片层面的模块是CCD（Core Complex Die），包括2个CCX，共8个Core、4 MiB L2 Cache、16 MiB L3 Cache。官方名称为AMD EPYC 7001系列的第一代EPYC处理器只有CCD这一种（die层面的）模块，所以每个CCD除了2个CCX，还有大量I/O接口器件，包括DDR、Infinity Fabric/PCIe控制器，CCX占CCD面积的比例只比一半略多（56%）。

这个多芯片模块（multi-chip module，MCM）架构的代号为Zeppelin（齐柏林），四个这样的“复合型”CCD构成完整的第一代EPYC处理器，最多能提供32核芯、64 MiB L3 Cache，直接减少CCD的数量就会得到面向PC市场的高端（2×CCD）和主流产品（单CCD）。

按照AMD提供的数据：每个die的面积为213mm²（平方毫米），4个die的MCM封装总面积为852mm²，如果要用大型单一芯片来实现，面积可以缩小到777mm²，大约节省10%，但是制造和测试成本要提高约40%，完全32核的收益下降约17%、成本提高约70%。投入产出比当然非常划算，也变相的说出了大英的苦衷——可是，后者为什么还在坚持单片路线呢？

MCM这种完全对称的模块化方案，如果套用到数据中心领域，相当于一个园区，几栋建筑结构和功能完全一样，都包含了机房、变配电、柴发、冷站、办公和接待区域等。好处当然是彼此之间没有硬性依赖，每栋建筑都可以独立作为数据中心使用，照此复制就可成倍扩大规模；缺点是没有其他类型的建筑，而有些功能还是需要专门的建筑集中和分区管理的，譬如人员办公和统一接待……

如果一个数据中心园区只有黄框里这一种建筑（模块）……实际上，加上左边的66KV变电站，这里也只是整个园区的一角

况且，与绝大多数的数据中心园区不同，CPU对各模块之间的耦合度要求高得多，否则无法作为一个整体来运作，分工合作快速完成数据处理等任务。而这，正是MCM方案的局限性所在。

第一代EPYC的每个CCD都有“自己的”内存和I/O（主要是PCIe）通道，加上CCD之间的互连，每个CCD的外部I/O都很“重度”

多芯片（对称）设计、全“分布式”架构的特点是内存和I/O扩展能力与CCD数量同步，随着核芯数量的增加，内存和I/O的总“容量”（包括带宽）会增加，这当然是优点，但缺点也随之而来：

首先是局部性（locality）会降低I/O的性能，主要是跨CCD的内存访问时延（latency）明显上升。因为每组（2个）CCX都有自己的本地内存，如果要访问其他CCD上连接的内存，要额外花费很多时间，即所谓的NUMA（Non-Uniform Memory Access，非一致性内存访问）。虽然Zen的CCD上有足够多的IFOP，让4个CCD之间能组成全连接（full-mesh），无需经其他CCD跳转（类似于CCX内4个核芯之间的状况），但I/O路径毕竟变长了；如果要访问其他CPU（插槽）连接的内存，还要经过IFIS，时延会进一步上升。

CCD里的两个CCX也通过Infinity Fabric连接，同样会增加跨CCX的Cache访问时延

根据AMD提供的数据，不同内存访问的时延水平大致如下：

随着访问路径变长和复杂，时延以大约一半的比例增加，这个幅度还是很明显的。

同一个CCD里的内存访问没有明显差异，而跨CCD的内存访问，时延增加就很明显了

然后是PCIe，前面已经有图说明，Zen用于CPU之间互连的IFIS与PCIe通道是复用的，即单路（单CPU）的情况下全都用于PCIe通道，共有128个；双路（双CPU）的情况下每个CPU都要拿出一半来作为（两者之间的）IFIS，所以（对外的）PCIe通道数量仍然是128个，没有随着CPU数量的增加而增长。

简单归纳一下，Zen架构的问题是：核数越多，内存访问的一致性越差；CPU数量增加，外部I/O的扩展能力不变——NUMA引发的跨CPU访问时延增长问题还更严重。

单CPU就能提供128个PCIe 3.0通道原本是第一代EPYC处理器的一大优势，但双CPU仍然是这么多，就略显尴尬了

核数进一步增加的困难很大，不论是增加每个CCD的核数，还是增加CCD的数量，都要面临互连的复杂度问题，也会进一步恶化一致性。

说得更直白一些，就是Zen架构的扩展能力比较有限，难以支持更大的规模。

既然双路配置有利有弊，AMD又是时隔多年重返服务器市场，单路一度被认为是EPYC的突破口，譬如戴尔（Dell）在2018年初推出三款基于第一代EPYC的PowerEdge服务器，其中就有两款是单路。

1U的R6415和2U的R7415都是单路服务器

类似的情况在通常用不到那么多核及I/O扩展能力的PC市场体现得更为明显，在只需要一到两个CCD即可的情况下，消费者更多感受到的是低成本带来的高性价比，所以“AMD Yes!”的鼓噪主要来自个人用户，服务器市场在等待EPYC的进一步成熟。

只有1个die的Ryzen将Zen架构的缺点最小化，获得个人用户的喜爱也就不足为奇了

Chiplet：异构混合模块化的是与非

时隔两年之后，AMD推出基于Zen 2架构的第二代EPYC处理器，通过架构与制程一体优化，达到最高64核、256 MiB L3 Cache，分别是第一代EPYC的2倍和4倍，内存访问一致性和双路的扩展性也有不同程度的改善，终于获得了一众云服务提供商（CSP）的青睐。

Zen 2的整体设计思维是Zen的延续，但做了很多明显的改进，配合制程（部分）升级到7nm，突破了Zen和Zen+在规模扩展上的限制。

首先，Zen2架构延续了Zen/Zen+架构每个CCD有2个CCX、每个CCX有4个核芯共享L3 Cache的布局，但是每个核芯的L3 Cache增大一倍，来到4MiB，每个CCX有16 MiB L3 Cache，是Zen/Zen+架构的两倍。

CCD层面的主要变化是把DDR内存、对外的Infinity Fabric（IFOP/IFIS）和PCIe控制器等I/O器件剥离，以便于升级到7nm制程。AMD表示，第一代EPYC中，上述I/O器件占CCD芯片面积的比例达到44%，从制程提高到7nm中获益很小；而第二代EPYC的7nm CCD中，CPU和L3 Cache这些核心计算、存储器件的占比，高达86%，具有很好的经济性。

被从CCD中拿出来的DDR内存控制器、Infinity Fabric和PCIe控制器等I/O器件，组成了一个单独的I/O芯片，即I/O Die，简称IOD，仍然采用成熟的14nm工艺。

自左至右，分别是传统单片式、第一代EPYC的MCM、第二代EPYC的Chiplet三种架构的示意图

一个IOD居中，最多8个CCD围绕着它，AMD把这种做法称为Chiplet（小芯片）。

如果继续拿数据中心的模块化来强行类比，相当于把整个园区内的变电站、柴发、冷站、办公和接待区域都整合到一个建筑里，位于园区中央，周围是构造完全相同的一座座机房楼……你说，这样一个所有机房楼都离不开的建筑，该有多重要？

仅从布局看，和第二代EPYC处理器有点像的数据中心，但变电站在园区外，制冷也是分布式的（与4个机房模块在一起），中间的建筑并没有上面设想的那么重要

第一代EPYC处理器（Naples）与第二代EPYC处理器（Rome）的片上布局对比，后者是1个IOD + 8个CCD，共9个小芯片组成的混合多die设计

因为CCD的数量增加一倍，所以Rome的核数可以达到Naples的两倍；因为每个CCX/CPU核芯的L3 Cache容量也增加了一倍，所以Rome的L3 Cache总容量可以达到Naples的四倍。

14nm IOD + 7nm CCD的组合——因为不是全部升级到7nm，所以我更愿意称之为制程的“优化”——体现了更高的扩展性和灵活性，使第二代EPYC能够以较低的制造成本提供更丰富的产品组合，提高了市场竞争力。但是，事情并没有看起来这么简单，要了解产品的具体构成和预期的性能表现，您还需要继续往下看。

2019年8月，第二代EPYC正式发布后不久，AMD在Hot Chips大会上介绍了Zen 2产品的Chiplet设计。可能是之前有Zen+架构采用12nm制程的缘故吧，IOD的制程被写成了12nm，其他场合的官方材料都是14nm，所以我们还是以后者为准

今年2月IEEE的ISSCC（International Solid-State Circuits Conference，国际固态电路峰会）2020上，AMD更详细的介绍了Zen 2这一代产品的设计。结合前一幅图可以看到，第二代EPYC的IOD具有83.4亿晶体管，数量与同样采用14nm制程的英特尔Skylake/Cascade Lake相当——虽然两者的晶体管类型构成有很大差别，但可以作为一个参照，说明这个IOD自身的规模和复杂度。

从红框中的选项来看，EPYC 7302 CPU有4个CCD，每个CCX有2个核芯，可以选择各启用1个

IOD集中所有I/O器件的一个好处是，CPU能提供的内存通道数量与CCD的数量无关。E企实验室前一阵测试了基于第二代EPYC处理器的Dell PowerEdge R7525服务器，送测配置包括2个AMD EPYC 7302处理器，从PowerEdge R7525的BIOS设置中可以看到，这款16核的CPU有4个CCD（而不是8个），应该对应下图中右二的情形：

上方柱状图是AMD列出7+14nm Chiplet方案与假设的单片7nm方案相比，成本优势可以达到一半以上（64核没有假设，可能是指单片式很难制造）；下方从左至右依次是8、6、4、2个CCD的布局，原则是尽可能的对称

虽然7302在EPYC 7002系列产品中定位偏低端，只有16个核芯，用4个CCX就能满足，但是它拥有128MiB的L3 Cache，这又需要8个CCX才可以。因此，7302的每个CCX只有2个核芯，享受原本属于4个核芯的16 MiB L3 Cache。

从EPYC 7002系列的配置表中可以看出，7302下面72开头的产品才是真正的低端，譬如同样是16核的7282，不仅L3 Cache容量只有7302的一半（倒是符合每核4 MiB的“标配”），而且仅支持4个内存通道，也是7302等产品的一半——说明其CCD数量是2个，就像前一幅图右下方所示的情况——4个内存通道配置的运行频率也低，只有DDR4-2667，与标准的8通道DDR4-3200相比，理论内存带宽仅为40%多

Dell PowerEdge R7525用户手册里对内存条的安装位置有很详细的说明，毕竟插满8个内存通道和只用4个内存通道，性能差距太大

IOD集中所有I/O对性能也有好处，因为内存控制器集中在一个芯片上，有助于降低内存访问的局部性（NUMA）。不过，AMD在很多场合放出的示意图很有误导性，容易让人以为，对Rome（下图右侧）来说，同一个CPU上的内存访问是不存在NUMA的。

从上面的数据来看，第二代EPYC处理器的“本地”内存访问时延有所增长，毕竟内存控制器和CCX不在一个die上了；收益是跨CPU内存访问的时延有所下降，总体更为平均

好在，稍微详细一点的架构示意图表明，一个EPYC 7002系列CPU内部的内存访问仍然会有“远近”之分：

Dell PowerEdge R7525的BIOS配置中，可以在L3 Cache的NUMA设置为Enabled之后，看到每个CPU内部其实还是可以像EPYC 7001系列一样，分成4个不同的NUMA区域

这时学术性会议的价值就体现出来。AMD在ISSCC 2020上的演讲表明，完整版的Server IOD要承载的功能太多，已经有太多的晶体管，中间都被Infinity Fabric和PCIe相关的I/O所占据，内存控制器只能两两一组布置在IOD的四角，每2个CCD就近共享2个内存控制器。由于中间已经没有走线空间，只能构成一个没有对角线连接的2D-mesh拓扑——仅从拓扑角度而论，还不如EPYC 7001系列4个CCD的full-mesh连接方式。所以，临近的访问有长短边造成的延迟差异，对角线的内存访问因为要走过一长一短两条边，没有捷径可走，自然要更慢一些。

注意放大看IOD布局示意图和右侧1～4的不同等级时延注解，可以理解为每个CPU内部仍然分为4个NUMA区域：本地、短边、长边、（拐个弯才能抵达的）对角线

Hot Chips大会上的这张示意图突出了不同功能的Infinity Fabric导致的IOD中部拥挤，和DDR内存控制器都被挤到边角上的感觉。结合前一张图，不难理解，像EPYC 7282这样只有2个CCD对角线布置的低端SKU，另一条对角线上的4个DDR内存控制器主要起增加内存容量的作用，不如只保留CCD就近的4个内存通道

总之，不管是EPYC 7001系列的MCM，还是EPYC 7002系列的Chiplet，随着芯片数量的增长，性能肯定会受到越来越明显的影响（而不是近乎线性的同步提升），只是好的架构会延缓总体性能增长的衰减速度。

这里我们可以回过头来看看同样基于Zen 2架构的第三代AMD Ryzen处理器，主流PC产品没有那么多核数要求，只用2个CCD即可满足，所以其配套的Client IOD（cIOD）正好是Server IOD的四分之一，从前面图中晶体管数量的对比（20.9亿 vs. 83.4亿）也可以看出来。

代号“Matisse”的第三代Ryzen，仍然可以看到两个DDR4内存控制器偏居一隅的“遗存”，但对两个CCD已经公平了很多，基本不存在NUMA问题。也就难怪“AMD真香”党在消费类用户中比例要大得多

尽管CCD升级到了7nm，但更多核芯、更大得多的L3 Cache，意味着整体功耗的上升，譬如同样16核的7302和7282，前者Cache大一倍，频率略有提高，默认TDP就来到了155W，Dell为送测的R7525配备了180W的散热器——而EPYC 7282的TDP则“只有”120/150W。当然，CCD应用7nm的效果还是比较明显的，同样16核、L3 Cache只有7302四分之一，运行频率还低500MHz的7301，TDP也有150/170W，基本与7302相当。

为了满足云计算、高性能计算（HPC）和虚拟化等场景的用户需求，AMD又向EPYC 7002系列CPU中增加了大量多核大(L3) Cache以及核数虽少但频率很高的型号（如今年初发布的7Fx2系列），导致全系列产品中TDP在200W以上的SKU占比很高，也给服务器的散热设计带来了更高的挑战。

200W+的CPU将越来越常见

EPYC 7002系列的另一大改进是PCIe从3.0升级到4.0，单路仍然是128个通道，但双路可以支持多达160个通道（譬如Dell PowerEdge R7525的特定配置）——在主板支持的情况下。第一代EPYC处理器推出时的一个卖点是，为其设计的主板也可以支持第二代EPYC处理器。没有广而告之的是，要支持PCIe 4.0，主板需要重新设计。用老主板可以更快的把第二代EPYC处理器推向市场，却不能充分发挥新CPU的全部能力。

不过，PCIe 4.0本身就是一个很大的话题，留待以后（有机会的话）专文讨论。

技嘉MJ11-EC0。

采用标准mini-ITX规格，搭载AMDEPYCEmbedded3151单芯片处理器、使用SP4r2插槽、功耗仅有45瓦。MJ11-EC0采双通道内存模式设计，提供4组DDR4内存插槽可支持高达128GB内存传输速度高达2666MHz。

AMD正式发布了全新的服务器处理器EPYC，中文名定为霄龙。2019年8月8日，AMD公司在旧金山召开新品发布会，发布了第二代AMDEPYC（霄龙）系列处理器。第一代的EPYC代号Naples是以14nmZEN作为核心制程，而它的下一代ZEN2则是采用7nm制程工艺，并代号为ROME，在2020年ZEN3采用的7nm+制程代号为Milan，AMD还强调了将通过ZEN3夺取在性能上的领导地位。

近年来，在服务器和数据中心等企业级市场，AMD凭借持续更新的“Zen”架构，其EPYC（霄龙）系列处理器的市场占有率上升势头非常迅猛。2022年11月，AMD推出全新第四代EPYC处理器。新处理器将单插槽处理器核心数量提升到最多96核，并且采用了最新的“Zen 4”架构，带来大量全新特性。接下来，本文就对第四代EPYC处理器进行详细解读。

第四代EPYC处理器：EPYC 9004系列登场

在解析AMD第四代EPYC处理器的架构之前，我们先来梳理一下它的型号定义，因为在这方面它与上代产品存在显著差异。

此前，AMD采用EPYC 7000系列作为原始命名。最后一位数代表不同代次，比如EPYC 7001、EPYC 7002和EPYC 7003就分别代表三代不同的产品，其中又包含大量细分型号。在第四代EPYC处理器上，AMD改用了EPYC 9004作为产品基础代号，这可能是考虑到本代产品具备极为显著的性能提升。同时，在大多数人的概念中，“9”相比“7”显得定位更高、性能更强。第二位数字代表处理器核心数量，其基本对应关系如下表：

第三位数字代表性能情况，数字越大则性能越强，目前由2~7的不同数字组成。如果AMD愿意，未来还可能进一步扩展到9。最后一位数字则固定为“4”，代表第四代EPYC处理器。

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▲AMD详细解读了EPYC 9004产品命名情况

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▲AMD将EPYC 9004产品分为了三类：追求核心密度的产品、追求平衡和优化的性能的产品以及追求核心性能的产品。

AMD本次发布了18款EPYC 9004系列处理器，分为3个大类，分别是追求核心密度的产品、追求平衡和优化的性能的产品以及追求核心性能的产品，具体规格见下表。

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▲EPYC 9004、EPYC 7003、英特尔第12代酷睿、锐龙7000以及英特尔第11代酷睿处理器（从左到右）的外观对比，可以看到EPYC 9004大了不少。

计算和扩展的领先地位：EPYC 9004技术架构一览

毫不夸张地说，EPYC 9004是目前市面上最先进的企业级产品之一。它在CPU架构、Chiplet应用以及互联方式上，几乎都是当前技术条件下所能达到的极致。这一次，AMD在超大规模的企业级产品研发上进入了一个新的层次，短时间内，能超越它的只有AMD自己的下一代产品。

设计目标：拥有扩展和计算性能的优势地位

▲AMD EPYC 9004的设计理念

按照惯例，我们先来看看EPYC 9004的设计理念和实现情况。AMD EPYC 9004的设计理念就是继续保持计算性能和扩展能力的优势地位。AMD分四个方面进行了阐述：首先是拥有最先进的单核心性能和单插槽性能，这依靠最新的Zen 4架构和5nm工艺实现；其次是配备超大的内存带宽和容量，这依靠12通道的DDR5内存来实现；第三是采用全新的下一代IO接口，这包括最大160通道的PCIe 5.0控制器以及可以利用CXL协议扩展的内存寻址功能等；第四则是加密计算方面的新进展，主要通过CXL以及2倍的SEV-SNP功能来实现。

▲EPYC 9004和上代产品的性能比较情况

根据AMD官方数据显示，和EPYC 7003系列的顶级型号EPYC 7763相比，EPYC 9004系列中的顶级型号EPYC 9654能够在云端、HPC和企业级性能方面分别领先107%、123%以及94%。AMD宣称第四代EPYC处理器是全世界最好的数据中心处理器，拥有最快的数据中心性能、领先的能源效率、优秀的TCO表现、安全的加密计算能力以及丰富的生态系统。

▲AMD EPYC 9004的宏观布局

为了达到这些设计要求，EPYC 9004在结构上依旧采用了Chiplet设计，布局在中间的是全新设计的IO芯片，周围的CCD单元数量增加到12个。每个CCD中依旧包含了8个CPU核心和相应的缓存，以及32MB L3缓存。EPYC 9004核心数量大增的原因是CCD数量从上代产品的最多8个增加到了最多12个，这使得它最多能提供96核心192线程。

Zen 4架构：IPC提升14%

AMD在企业级产品和消费级产品上采用了同样的核心微架构：EPYC 9004和桌面锐龙7000系列都是最新的Zen 4架构。有关Zen 4架构，本刊在之前锐龙7000首发文章中曾有过介绍，本文再简单回顾一下。

▲Zen 4微架构及改进一览

AMD Zen 4架构是基于Zen 3架构改进而来，在架构设计上，AMD希望实现更高的性能、更低的延迟和更好的能效比。其中性能的提升来自频率和IPC的提升；更低的延迟主要是提升了缓存的性能并且降低了整个架构的平均延迟；能效比方面则通过新设计、新工艺以及将移动端的一些技术移植在桌面端，降低了整个CPU的动态功耗。

▲Zen 4架构相比Zen 3架构的重要提升

具体来看，Zen 4架构在分支预测、Op缓存、指令排序相关窗口、整数或浮点寄存器、每核心更深的缓冲区、后端读取和加载等方面进行了优化。特别的变化是另外加入对AVX-512指令集的支持，以及重新调整的每核心1MB、8-way L2缓存。

前端方面，分支预测部分有大幅加强。AMD使用了一个更强有力的分支预测单元，每周期可以执行2次分支预测。此外，L1分支目标缓冲区的容量提升了50%，达到1.5K条目，L2分支目标缓冲区则达到7K。Zen 4还拥有更大的Op缓存、更大的指令回写队列，它们在很大程度上提升了处理器的前端性能。

执行单元部分，Zen 4没有提升执行单元的数量，而是持续增大重排缓冲区。它增加了浮点/整数寄存器的体积，整数从192增加至224，浮点从160增加至192，核心缓冲区达到320条目。执行单元方面依旧是每周期10个INT和6个FP。

后端的读取和加载部分，Zen 4拥有更大的读取排序单元，更少的缓存端口冲突以及增大50%的L2 DTLB。另外依旧拥有每周期3个内存 *** 作，最多每周期3个读取和2个写入。

缓存方面，最明显的改变是每个核心的L2缓存翻倍到1MB，这样可以降低CPU核心的未命中率并提升命中率，同时也降低了从L3和内存读取数据的几率。但是由于L2缓存增大，延迟也相应提升，L2和L3的延迟分别增加到最多14个周期和最多50个周期。

▲AMD在Zen 4上设计了全新的AVX-512引擎，和英特尔的路线有巨大差异。

在指令集方面，Zen 4实现了对AVX-512指令集的支持。Zen 4采用了2个AVX 256来合并执行1个AVX-512，而英特尔采用了独立的AVX512 SIMD核心。AMD的设计可以节省晶体管资源，并且不需要降低频率来运行AVX-512。但是当同时执行AVX2和AVX-512的时候，则必须完成一个后再执行另一个。AVX-512比之前Zen架构多核心执行FP32的工作效能提升了30%。此外，Zen 4也实现了对BF16数据格式的支持，这是AI计算中新兴的一种重要数据格式。

▲在启用AVX-512后，相关性能得到了巨大提升。

根据AMD官方数据显示，在支持AVX-512后，使用2路EPYC 9654（192核心）对比2路EPYC 7763（128核心），在NLP、图像识别以及物体检测的吞吐量测试中，前者的领先幅度分别达到4.2倍、3倍和3.5倍。

AMD还给出了Zen 4相比Zen 3的性能改进情况。总的来看，Zen 4有大约14%的IPC提升。其中贡献最大的是前端的改进，其次是存储和加载部分，再次是分支预测部分，执行部分和L2部分的改进带来的性能增幅则相对较小。在发布锐龙7000系列的时候，AMD给出的IPC提升数据是13%，所以这里提到的14%应该是根据服务器所面向的不同负载重新测试而来。

▲AMD Zen 4架构在服务器端取得了14%的IPC提升

最后再来看看安全方面的内容。Zen 4架构目前支持安全加密的虚拟化，包括SEV-ES、SEV-SNP，内存加密支持AES-256-XTS，支持最多1006个加密的客户机以及多主机秘钥SMKE。此外，它还支持虚拟化X2APIC、免SMT攻击和额外的SPEC_CTL功能等。

12通道DDR5内存

每核心带宽至少比上代产品提升50%

所有EPYC 9004系列处理器都支持12通道DDR5内存，相比上代支持的8通道DDR4内存有巨大进步。从内存带宽来看，DDR5的使用在很大程度上缓解了超多核心处理器内存带宽不足的情况。

▲AMD在EPYC 9004上全面启用DDR5内存

举例来说，上代EPYC 7763拥有64个核心128线程，支持8通道DDR4内存，内存总带宽为204.8GB/s，平均每核心3.2GB/s。新一代的EPYC 9654拥有96核心192线程，支持12通道DDR5内存，内存总带宽为460.8GB/s，平均每核心4.8GB/s。EPYC 9654在处理器核心数量更多的情况下，每核心内存带宽提升了50%。如果是48核心或者32核心产品，每核心内存带宽的提升会更大，这为内存带宽敏感型应用带来了极为不错的性能提升空间。

▲EPYC 9004的内存架构和特性一览

从AMD官方给出的实际测试数据来看，EPYC 7003系列的实际内存带宽大约为154GB/s，EPYC 9004则高达356GB/s，是前代产品的大约2.3倍。延迟方面，由于EPYC 9004支持的DDR5内存容量更大、通道数量更多，因此延迟有所上升。EPYC 9004的SoC延迟大约在73ns左右，设备延迟大约是45ns左右，因此总延迟在118ns左右，而EPYC 7003的对应数据分别是70ns、35ns和105ns。从整体上来看，EPYC 9004的延迟略高，但是考虑到它拥有更大的带宽，这一点是完全可以接受的。

▲EPYC 9004的内存性能情况

在内存容量方面，所有EPYC 9004系列处理器都支持高达6TB容量。不过目前AMD只给出了1DPC（DIMM Per Channel），也就是12个内存通道、12条内存插槽下的配置情况，内存最高支持12通道的DDR5 4800。至于2DPC配置，AMD宣称会在2023年第一季度再公布详细信息。不过考虑到EPYC 9004不小的面积，12通道DDR5内存插槽所占的体积以及接近400W的CPU供电所需要的PCB面积，未来出现24通道、48插槽的2DPC主板的可能性较低，并且6TB内存对大多数应用场景来说已经足够了。

▲EPYC 9004设计有内存分区管理

最后再来看看内存分区。由于EPYC 9004系列处理器的规模很大，因此AMD也提供了NUMA域的管理和设置，使得用户可以在某些情况下对内存和核心进行调配。它包括了NPS1、NPS2和NPS4三种分区方式：NPS1就是整个处理器；NPS2是将处理器分为2个部分，每个部分有6个内存通道和6个GMI3接口；NPS4则是将处理器分为4个部分。

IO芯片和总线连接系统：采用最新的GMI3连接

AMD在EPYC 9004上继续采用大获成功的Chiplet方案。整个处理器除了CCD之外，还有一个IO芯片。EPYC 9004的CCD由台积电5nm工艺制造，这也是首个使用5nm工艺的企业级CPU产品。IO芯片也采用了台积电6nm工艺制造。

▲EPYC 9004架构简图和特性一览

因为EPYC系列一直采用Chiplet方案，因此在CCD和IO芯片之间需要通信协议予以连接。上一代EPYC处理器采用的是GMI2总线，其IO芯片内部有8个GMI2总线端口，因此总共能支持8个CCD单元连接，每个CCD拥有2个GMI总线接口，可以根据需要进行配置。

▲EPYC 9004的Chiplet连接图一览

EPYC 9004升级为GMI3总线。其中Zen 4架构的8个CCD和12个CCD采用的是每个CCD与1个GMI3总线互联，4个CCD架构中每个CCD通过2个GMI3总线进行互联，从而实现

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