FPGA关于编译方面的问题

由于算法是随机的，因此一般来说，是不确定的。

当然，如果你使用了反标注，或者分区设计之类的用法，只要你的程序不发生改变，那么它可以保留你上次编译的结果不变，即使再编译也不会发生改变。

我指的程序不变，是不要进行任何修改，你说的语句顺序调换了，那么也被认为是程序发生改变，自然编译结果也可能不同。

应该跟时序约束相关，看看原来的工程里面的 .sdc文件是否拿过来了。（Assignments--Settings--TimeQuest Timng Analyzer）

还有就是看看Fitter Settings中优化路径是否选择ALL Paths

altera对ddr管脚是有限制的，先看看不分配管脚是不是就不报错了，如果是找到是哪个管脚引起你这个错误的再去查手册看看为啥管脚不行。个引脚设置下，因为是引脚功能复用，在使用DDR时，改成IO即可，具体 *** 作，在Quartus界面上端，会看到Assignments，然后点开选择Device，打开后，选择DeviceandPinOptions，打开后，点开Dual-PurposePins，在右边界面，把Value值全改成UseasregularI/O就可以了，再进行编译。

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