Verilog程序中如何调用子模块？

verilog在调用模块的时候（也称模块实例化），信号端口可以通过位置销差或名称关联，其形式如下面的例子：侍悄\x0d\x0a\x0d\x0amodule and （C，A，B）；\x0d\x0ainput A，B；\x0d\x0aoutput C；\x0d\x0a... \x0d\x0aendmodule\x0d\x0a\x0d\x0aand A1 (T3, A1, B 1)//A1为调用and这个模块的一个加法器，在对A1进行实例化时采用位置关联，T3对应输出亏谈皮端口C，A对应A1，B对应B1。\x0d\x0aand A2（.C（T3），.A（A2），.B（B2））；//在对A2实例化时采用名字关联，C是and 器件的端口，其与信号T3相连，A对应A2，B对应B2

clk u1_clk(clkin,mclk)

div u2_div(clkin,counti,bclk1)

div1 u3_div1(bclk1,count,wclk1)

data u4_data(data_in,bclk1,wclk1,data_out)

clk.v, div.v, div1.v data.v须放当前目录并添加到当者散前project. 并设置兄答谁是top-level或者

顶层文件模块module写完后空几行。把子模块的内容拷贝过来，综合后也要设top。如下

module audio...

...

endmodule

module clk...

...

endmodule

module div...

...

endmodule

...

综合完羡嫌慧在hierachy模式下能看到相互调用，综合无误的情况下，RTL viewer也能看到。

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