xilinx 约束文件编辑问题，ucf文件中二行代码看不懂，请高手指教，代码在问题补充中

place the inst "伍汪察ram_tdp2_ins" to the location RAMB36_X1Y9

place the inst "GT_i" to the location GTP_DUAL_X0Y4

用FPGA editor 看综合产生的NCD文件，就可以看到具体的path 和各个component的位陵扮置。各个模块的位置用X Y 轴来表示， 例如这里的 RAMB36_X1Y9 GTP_DUAL_X0Y4。

LOC defines where a design element can be placed within an FPGA. It specifies the absolute placement of a design element on the FPGA die. It can be a single location, a range of locations, or a list of locations. You can specify LOC from the design file and also direct placement with statements in a constraints file.

综合的时候 XST会尽量把相关的inst 放到一起，来缩短path delay。但是XST 一是没有那么智能，二是有很多很多的bug（法国人做的）， 有的时候会把相关的inst放的比较远，造成timing error，这个时候可以用这个LOC 来固定一些inst的位置来解腔茄决问题。

你要封装的xilinx 一样，那就得用他提供的tcl脚本来做gui

需要把你所有的参数做成可配置的

个人真的不建议你这样做，如果你想把ip核给别人用，又想保护知识产权

直接做成ncd文件就可以了，别人是看不见扰运你的代码的，但宴早他还是能使用功缓祥梁能

下面摘了PlanAhead培训教程的前面介绍部分，PlanAhead在ISE11.1以后的版本都已经内嵌ISE，在P&D步骤后就可以打开。这时PlanAhead引入的是ncd网表文件，可以看工程在FPGA布局布李埋线情况，如果时序分析不好，可以给关键路径划分Pblock优先布局布线，从而达到时序要求。同样，PlanAhead还可以引入ucf等文件在IO分配时给出参考。裂团具体的介绍可以去xilinx网站下载肆扰橘userguide。

The PlanAhead™ software is a design analysis and visualization tool. The tool sits between synthesis and implementation. Any commercially available synthesized EDIF and UCF can be used as input.

It also outputs EDIF and UCF for implementation. Once implemented, the results can be imported into the PlanAhead software for further analysis and floorplanning. No Xilinx ISE software tools need to be run prior to starting the PlanAhead software.

Some designers do not even floorplan. They use the PlanAhead software to analyze implementation results. With this physical information, they can understand what RTL changes may be needed to meet the design objectives.

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