vivado中怎么把源码转变成加密网表

步骤一：

在工程中，将需要封装的模块（包括子模块）设置为顶层模块，例如top为工程的顶层模块，top调用了A和B，B又调用了C和D，需要将B模块以及下面的模块整体加密，也就是封装为网表，那么需要将B设置为顶层模块。

步骤二：设置综合条件

1、在Flatten hierarchy选择为full。

2、在more options中输入-mode out_of_context

步骤三：综合

在工程中运行综合步骤，在综合完成后，打开综合。

步骤四：生成edf

这里和quartus不一样，这里需要通过输入脚本的方式生成。

假设网表文件中没有调用IP，那么输入如下指令：

write_edif F:/FPGA/abc.edf

如果调用了IP，输顷迟入如下型乎指指令：

write_edif -security_mode all F:/FPGA/abc.edf

步骤五：生成调用v文件

假设vivado的版本在2017.4以前，输入如下指令：卜配

write_verilog -mode port F:/FPGA/abc_stub.v

2018.1以后：

write_verilog -mode synth_stub F:/FPGA/abc_stub.v

在这之前，你先得点开那个tcl文搏腔悄件，看是哪个版本的vivado，因为不同版本的vivado用的ip核可能基渣不同，所以先得vivado版本一致；然后圆猜进vivado，在tcl console下，输入pwd,查看当前路径，然后将路径用cd指令指到你所在的文件夹下，如cd e:/vivado_workspace,然后再pwd查看下，如果路径对了， 最后vivado界面下tools下run tcl script，路径指到这个system_project.tcl。

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