二、输入
文件CGF文件:
是一个log文件,在使用MemoryEditor时记录用户定制的输入以产生COE文件。
该文件可以用于定义memory块(COE文件)的数据内容。COE文件:是一个ASCII格式的输入文件,当一个core需要配置多个数据时握颂使用该文件。比如为FIR滤波器指定多个系数,为相关器指定mask模式,以及为memory模块指定初始化值。XAW文件:是一个二进制文件,是使用CoreGen产生Core时一系列输出文件中的一个,里面存放了使用“architecture Wizard”产生core时所设置的参数。当重新定制该core时,XAW文件可以作为一个输入文件提示原来的设置。XCO文件:是使用CoreGen产生Core时一系列输出文件中的一个,里面存放了产生core时所需的参数。当重新定制该core时,XCO文件可以作为一个输入文件提示原来的设置。三、输出文件ASY文件:一个图形symbol文件,用于ISE或者第三方接口软件表示该core。coregen.log文件:故名思忆,是coregen过程中的log文件。 EDN文件:是Core的EDIF implementation Netlist文件知胡,用于描述该Core的实现方法。是ISE实现时的输入文件。padded.edn (略) flist.txt:所有输出文件的列表。MIF文件:Memory initialization file。是memory初始化文件,当指定HDL simulation flow时,该文件自动生成。该文件可以用于支持某些模块的HDL功能仿真。比如前面提到内存、FIR滤波器和bit相关器。NDF文件:这是产生带NGC文件的core时可选的输出文件。该文件允许第三方综合工具利用NGC文件推导资源利用和时序信息。NGC文件:一个二进制Xilinx implementation netlist文件。某些CoreGen IP的逻辑实现通过一个顶层的EDN文件加上若干NGC文件来描述。 padded.edn (略) SYM文件:schemetic symbol文件。在使用ISE schematic editor时,用于例化Core的图形。UCF文件:用户约束文件。当使用architecture wizard产生core时产生该文件。文件内部的约束内容会被粘贴到ISE工程的UCF文件中V文件:verilog wrapper文件,该文件用于支持针对core的verilog 功能仿真。V wrapper 将用户定制的搭皮拦参数传递到通用的core仿真模型文件中。如果V输出文件命名为core_name_for.v,那么该文件支持形式验证。VEO文件:Verilog 模板文件。该文件中的组件可以用于例化一个core。VHD文件:该文件功能同V文件,不同之处是他是VHDL格式的。VHO文件:同VEO文件,不同之处是他是VHDL格式的。XAW文件:二进制文件,内含architecture wizard core 的配置信息。该文件由CoreGen在生成Architecture wizard core时产生。该文件也可以作为CoreGen的输入。 XCO文件:该文件存储了生成特定core时所必需的项目和Core参数。在项目目录下创建Core时XCO文件自动生成。 XSF文件:一个xilinx netlist format 端口列表文件。Readme文件:(略)
每个像素 R,G,B三个数,用逗号御敬州隔开, 每个像素之间用tab隔开.
水平一行像素对应一行TXT数据
m x n 像素的图像, 得到文本文件 为m行, 3xn列 数据
img = imread('ytx.jpg') %只能是真彩色的jpg图片
[m n c]=size(img)
imshow(img)
if(c==3) %RGB pic
fid = fopen('rgb.txt','w')
稿培 for i=1:m
镇蔽 for j=1:n
fprintf(fid,'%d,%d,%d\t',img(i,j,1),img(i,j,2),img(i,j,3))
end
fprintf(fid,'\n')
end
fclose(fid)
end
matlab你用FDA生成的系数是可以看到的,如果你要导入coe文件供FPGA读取,一个是扮渣梁FDA生成matlab文件,就是matlab如何生成设计系数的一个厅运文件,你运行这个文件就可以在matlab中得到系数,然后归一化变成16位,变成十六进制等等。
印象中FPGA读coe文件用做初始化的化开头是memory_initialization_radix和memory_initialization_vector,如果是用作testbench好梁桐像不用开头。
还有什么没说清楚的吗?
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