chipscope将做好的bit和cdc文件导入 为什么显示不出信号

“这里有一点，之前在生成CDC文件时，我选择的clock port也是和这个clk信号连接的，不知道这样会不会有问题？”

这亩歼个问题很严重：clk是时钟，不能抓自己。

.最后，滚运我点击了 "run"（就是那个三角形按钮） 去抓取数据，但是没有任何的sample 被抓到。

看看有没有说“Wait for Trg”如果有设置触发条件但是没有符合，一直等待。

如果说“slow or stopped clk”说明时钟没有正确接入或者根本没有时钟，仔迅备冲细检查。

vivado中并没有集成chipscope和impact，所以需要安装ISE，安装完ISE后进行以下 *** 作：

1) 选择败姿侍环境变量中的系统变量，新建以下变量

XILINX C:\Xilinx\14.7\ISE_DS\ISE

XILINX C:\Xilinx\14.7\ISE_DS\EDK

XILINX_PLANAHEAD C:\Xilinx\14.7\ISE_DS\PlanAhead

XILINX_VIVADO C:\Xilinx\Vivado\2013.4\bin

2) 选择环境变量中的用户变量，新建一个变量path，这个变量很可能已经有了，那察吵么在后面添加即可:

C:\xilinx\14.7\ISE_DS\ISE\bin\nt64%XILINX%\lib\nt64C:\XILINX\vivado\2013.4\bin

完册春成。

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