怎么用文本编辑verilog 激励信号，应该保存在哪里？后缀名是什么？

激励信号有专门的后缀名？这个我也不太态磨清楚，没听说过。但是我知道如果用modelsim的话，就是一个普通的程序，verilog 的话应该就是*.v后缀。其实激励信号就是编写一个verilog程序，里面生成几个信号，然后调入需要激励的模块，再将信号接入该帆迅斗模块的相关信号接口即可昌渗。

希望以上对你有用，说的不对的情指出，共同进步

一个是时序约束，另一个就是逻辑锁定。时序约束是按照你的时序要棚拆求去布局布线。而逻辑锁定则是指设计者将某个模块或者某个网络指定在器件的激和旅某个位置。尽管有时序约束，但综合器也不能保证每次都能达到要求；而只有当逻辑锁定后，它能保证被锁定的模块在下一次综合不被改变。

事出有因，之前加进来的一个SPI模块，一开始是正常的，后来陆续在设计中加了一些模块，综合后，居然发现SPI模块工作不正常，奇怪的是，在我备份明凳的几个版本中，有几个正常，有几个又不正常，而在这个过程中SPI模块从未被修改过。我想一定是综合器在捣鬼，后来我在SPI正常的版本上查看chip

planner中spi的布局信息，然后将其逻辑锁定，再添加新的模块进来，结果发现，SPI果然没有受到影响。

VHDL是美国军方开发的语言，verilog是在VHDL之后出来的语言。

VHDL规范性较强，verilog和C类似很灵活也很好学。

总的来说，verilog的市场比较大碰神。

仿真软件的笑散亏话，其实主要是掘慎看波形，你可以使用quartus嵌套modelsim来仿真，modelsim的波形分析功能要强大得多。

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