xilinx ISE使用中的问题，跪求解答

第一个问题：因为你的二个文件，有一个应该是顶层，另外一个是顶层文件里面定义了的模块。

第二个问题：见下面的图。慎塌

都设置好了，modelsim也支持ISE仿真（就是破解了），应该就可以用了。

如果这些都设置好了，还不能仿真，检查下你的tb写的有没有问题，或者吵庆modelsim能升孝握用否。

（1）点击左边Sources栏中搭弯液的顶层文件，然后点击右键选择verilog Test Fixture或者VHDL Test Bench，然后在右边为你的文件起一个名字，点NEXT；然后后面就是根据你所需要的来设置了；（2）点击左边Sources栏中的顶层文件，然后点击右键选择Test Bench Waveform ，这个文件是需要象写verilog或者VHDL语言一样，写清楚输入信号所需要的条件，文件写好之后，返回Sources栏，在Sources for的选项中选择第二项Behavioral Simulation，然后点击你刚才写的文件，在process一栏闹扒分别点击Bahavioral Check Syntax和Simulate Behavioral Model，就出现你要的波形了。

祝你成功！知物