fpga差分对是什么

当时钟频率很高时，常采用差分时钟对的输入形式.Xilinx、Altera对差分时钟输入的处理是不同的。Altera仅仅需要一个Pin就可以实现，但必须在管脚约束时指定管脚的电平类型。Xilinx需要两个时钟输入端。具体使用细节可以参照Xilinx的相关文档。

Xilinx:

需要在程序中显性的表示出有2个时钟输入端，在程序内部将这两个差分成对的时钟送入一个IBUFGDS(在ISE 的language assistant中有模板)。樱乎轮

Altera:

从程序中，与一般的单顷察时钟输入完全相同，看不出时钟是否是差分输入，仅在约束文件中，指定管脚的电平类脊信型时，选择lvds，而不是一般的lvttl.由于工程师的习惯,可以通过两种途径实现,一种是直接修改xx.qsf文件,一种是在GUI界面下直接对Pin 属性进行约束.两者的效果一致.

FPGA产生差分信号的方法如下：

从FPGA的程序中，与一般的单时钟输入完全相同，看不出时钟是否是差分输入，仅在约束文件中，指定管脚的电平类型时，选择lvds，而不是一般的lvttl.由于工型游旦程师的习惯,可以通过两种途径实现，一种是直接修改xx.qsf文件,一种是在GUI界面下直接对Pin 属性进行约束，两者的效果一致。

FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中卜扰的一种半定制电路而出现的，既解决了定制电路的磨仿不足，又克服了原有可编程器件门电路数有限的缺点。

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