代码一直卡在route_design

有时工程用着用着，会出扒模现莫名的长时不停止也不报错问题，本来最多需要一个小时的工程数个小时也没有结果，这个时候可以尝试新建一个工程把原升袜设计DR文件拷过来后，约束文件（xdc）拷贝过来重新编译即可。

在tcl console中输入“report_clocks”，可以列出所有的时钟，在约束中get_clocks时可以方便的引用。

2. reset_project

可以重置整个销则工程。

3. rgmii接口约束

4. XDC PROCESSING_ORDER

约束文件可以指定执行顺序，一般input delay等端口时序约束最好在后面执行，避免执行时依赖的时钟还没有创建亏弯棚。

下述命令可以调整约束执行顺序：

5.  report_compile_order -constraints

列出约束文件执行顺序闹烂。

与约束相关的说明，见 Xilinx约束使用说明官方文档 。