FPGA的EDIF文件有什么用？

综合后生成的文件，相当于把你的代码换成实现工具能理解的语言。

比如代码中的触发器，在edif中就是通用的触发器模型。

之燃肆伏后在实现构成中(MAP)将这个通用的一般模型映射为实际器件中皮携的触发器。

可以理解为代码的另一种表现形式。（当然结构、功能可能与你的代码雹袭会不一致）

步骤：

1.将对应模块设置为top；

2.综合策略中flatten_hierarchy设置为full，打平层次；

3.综合策略中More Options设置为 -mode out_of_context，防止插入I/O Buffer

4.进行综合，进入综合后界面；

5.在tcl Console命令行输入 write_verilog -mode synth_stub your_path/module_name.v

6.如果不包含xilinx 官方ip，在tcl Console命令行输入 write_edif your_path/module_name.edf

如果包含xilinx 官方ip，在tcl Console命令行输入 write_edif -security_mode all your_path/module_name.edf

7.将生成的module_name.v和module_name.edf添加到工程陵州中，就可以使用网表文件了。

注意事项：

1.步骤567中“your_path”要替换为自己的存储路径，“module_name”要替换为自己的模块名。

2.在调试过程中，发现若生成的尺升蔽edf网表中笑镇包含PLL ip core，则对应的ip的时序约束会失效，建议在edf中不要使用PLL ip，可以将PLL放到网表外面；

3.在生成edf文件前，若无针对edf文件的特殊约束，请将xdc文件disable，否则可能导致约束冲突；

FPGA设计流程包括电路设计输入、功能仿真、设计综合、综合后仿真、设计实现、添加约束、布线后仿真和下载、调亏旁亩试等主要步骤。一般的FPGA逻辑设计时只需要用到ISE设计工具，下面通过一个最简单的“LED流水灯”实例，具体讲解ISE设计工具的使用，并介绍基于ISE的FPGA设计基本流程。

1 创建工程

（1）双击ISE桌面快捷方式或开始→所有程序→Xilinx ISE Design Suite 13.3→ISE Design

Tools中打开ISE Project Navigator

。

（2）单击File→New Project...出现下图所示对话框。

在该界面输入工程名、选择工程存放路径、选择顶层模块类型，其中顶层模块类型有硬件描述语言（HDL）、原理图（Schematic）、SynplifyPro默认生成的网表文销森件（EDIF）、Xilinx IP Core和XST生成的网表文件（NGC/NGO）这四种选项，这里我们使用Verilog模块作为顶层输入，所以选HDL。输入工程名led_water，选择存放在E:\XC6SLX9下后出现下图对话框。

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（3）单击Next >进入下一步，d出下图所示对话框。

这里主要设置FPGA器件型号，速度等级，综合工具和仿真工具的选择，其余的一般默认即可。

器件大类（Product Category）中有ALL、民用级General Purpose、工业级Automotive、军用级Military/Hi-Reliability、航空防启橡辐射级Radiation Tolerant五个选项，这里选择默认的ALL。

芯片型号选择开发板所用的spartan6 XC6SLX9，封装TQG144，速度等级-2（数值越大，速度越快）。

综合工具选择ISE自带的XST，这里综合工具和仿真工具都可以选择第三方的工具，如常用的SynplifyPro和Modelsim。

（4）单击Next >按钮，出现如下图所示对话框，然后单击Finish完成新工程的创建。

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