ise向top文件下添加

1、首先建立一个module，命名为top。

2、其次将连接后的整体输入和输出写入module。

3、最后点击要调用的子模块选择ViewHDLInstaniationTemplate即可。

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长弓的坚持

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Xilinx FPGA部分重配置 *** 作流程 转载

2016-11-03 12:54:57

长弓的坚持

码龄10年

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部分重配置，既动态配置部分芯片时，芯片的其他部分可正常工作，且向芯片中下载部分

配置bit文件时，芯片的DONE脚不被拉低。

使用FPGA的这一特性，可实现对芯片的分时复用。

首先做部分重配置的FPGA内部必须要有TBUF，因为在部分可重配置中，重配置模块和其它模块的连接要使用由TBUF构成的总线宏（在设计中重配置模块不需要与其他模块连接的情况没考虑过）。SpartanII, SpartanIIE, Virtex, Virtex2, Virtex2P, VirtexE 这些系列都可做部分重配置。

做部分重配置时生成的文件很多，所以目录的结构很重要。参考xilinx的应用文档，以只有一个重配置模块为例，实现部分重配置时使用如下目录结构：

总目录

|---ise_top 顶层设计的ISE工程

|---ise_top1 重配置后的顶层ISE工程

|---top

| |---initial 生成整体约束

| |---assemble 组合各个模块

|

|---top1

| |---initial

| |---assemble

|

|---pims 各模块激活后发布在pims文件夹里

| |---子模块名

| |---.......

|

|---module 各模块激活过程使用的目录

|---子模块名

|---......

具体 *** 作（基于模块的部分重配置）：

1、在ise_top工程中输入设计的顶层文件top.vhd，各模块必须是以“黑盒子”的形式出现，既各模块只声明端口，内部没有具体实现。综合生成 top.ngc文件。

2、将上面生成的ngc文件拷贝到top文件夹中的initial文件夹中，在cmd中运行ngdbuild -modular initial top.ngc生成ngd文件，再运行floorplanner top.ngd用ISE中的工具floorplanner对top.ngd进行区域和管教约束。之后保存为ucf文件，在ucf文件中手动加入对总线宏的约束。运行ngdbuild

检查一下你的代码，是不是wire out；

如果没有定义或者这么定义了，而这个out信号又是always块寄存器输出

加一下声明： reg out；

一定OK，仔细查一下。

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