您好，我是fpga的初学者，想请教一下 怎么设定一个verilog程序的运行时间呢

fpga和你之前学过的单片机之类的不一样的

labview里是有设定程序的运行时间这个说法

但是fpga没有，fpga的运行时间是根据你用的开发板的，现在比较常见的就是50MHZ的时钟，就是20ns一个clk。你可以通过分频来获得想要的时钟频率

当然你在仿真的时候可以直接改变某个输入的时钟频率，至于怎么改要看你用的是哪个软件了

我想您应该说的是verilog cpu执行时间，这是单周期（verilog）CPU指的是一条指令的执行在一个时钟周期内完成，然后开始下一条指令的执行，即一条指令用一个时钟周期完成。

电平从低到高变化的瞬间称为时钟上升沿，两个相邻时钟上升沿之间的时间间隔称为一个时钟周期。

CPU在处理指令时，一般需要经过以下几个步骤：

(1)取指令(IF)：根据程序计数器PC中的指令地址，从存储器中取出一条指令，同时，PC根据指令字长度自动递增产生下一条指令所需要的指令地址，但遇到“地址转移”指令时，则控制器把“转移地址”送入PC，当然得到的“地址”需要做些变换才送入PC。

(2)指令译码(ID)：对取指令 *** 作中得到的指令进行分析并译码，确定这条指令需要完成的 *** 作，从而产生相应的 *** 作控制信号，用于驱动执行状态中的各种 *** 作。

(3)指令执行(EXE)：根据指令译码得到的 *** 作控制信号，具体地执行指令动作，然后转移到结果写回状态。

(4)存储器访问(MEM)：所有需要访问存储器的 *** 作都将在这个步骤中执行，该步骤给出存储器的数据地址，把数据写入到存储器中数据地址所指定的存储单元或者从存储器中得到数据地址单元中的数据。

(5)结果写回(WB)：指令执行的结果或者访问存储器中得到的数据写回相应的目的寄存器中。单周期CPU，是在一个时钟周期内完成这五个阶段的处理。

单用VERILOG？不用约束？那么使用延迟线（Delay-Line)架构的是没有可能了（ASIC还是有可能的，CPLD或FPGA就别想了)，唯一可行的是使用环型振荡结构的(RING-OSC)，自己找论文吧，有台湾人做过

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