硬件工程师知识点7- layout review rule

Power layout rule

Placement

1  DCDC的3个电流回流路径

     PWM信号为high时，Vin-high side MOS-L-Cout/负载-Co CAP GND回流路径。

     PWM为low时，L/Cout-负载-Co CAP GND回流路径。

     High-side MOS G极电流路径，Cboot/VCC-Rboot-driver-Rgate。

     电流的环路相当于一根流着电流的线圈，类似于一根天线， L与环路面积成正比，与周长成反比，环 路 面积越大，EMI辐射越大，所以在placement时需保证回流路径最小。

2    DCDC SW/PWM/MOS gate/Vin/BOOT信号为干扰源，di/dt or dv/dt，所有net/via/shape应远离这些net，space至少15mils以上。

3    DCDC FB/ compensation/SVID/Isense/Tsense/Vsense/Vref…模拟/敏感信号应远离开关电源本身的干扰源，走线长度尽量短，换层尽量少，减小引线寄生容抗和感抗。

4    电感下方镂空，不允许走线，特别是高速信号、敏感信号、频率点接近开关频率信号、逻辑电平较低的信号等等，以防串扰和EMI。

5   BST Cboot和Rboot摆放应尽量接近BST pin和SWpin，如Vin power shape换层切割注意换层处形状最好保持重叠一致。

6   Vin去耦电容的摆放应离pin脚尽量近，且尽量摆放在同一层，电容排列按从大到小排列，小电容去耦半径较小。Vo芯片端输出电容同样应靠近电感和芯片由从大到顺序摆放。

7   电源各子系统的摆放不要集中在一块，间隔一定距离，保持良好的散热条件。

8   Tsense器件（thermal sensor/温敏电阻）应靠近所需要采样点，远离不相关的发热源。

9  Thermal pad及power GND多打via孔，减小寄生电容和等效热阻，如芯片中心的GND pad，发热元器件的GND shape，利于热量流通到地层散热。

10  发热元器件，如电感/MOS，不能正反面均放置。

Trace route

1    各个电流全盘回路应依据输出电流和叠层厚度检查shape/via/net走线是否满足。如Vin-MOS-L-C等。铜皮过电流密度30A/m2，按经验值05oz铜皮40mil走1A，18D via 05A，30D via 1A；1oz铜皮20mil走1A，18D via 1A，需要考虑换层层面是否都是1oz。

2    BST线路trace width>20mils或按照芯片spec要求，support更大充电电流，利于high-side MOS的开关速度。

3 LGATE/HGATE/compensation等信号走线width >10mils或按spec要求。

4 SW/PWM/BST等干扰源信号相邻层不能有敏感/高频信号平行走线compensation/Isense/Tsense/Vsense/Vref等走线width需要按经验和spec加宽(>10mils)及做GND屏蔽，与其他net/via/shape spacing 15mils以上。

5 所有重要/电源/高频信号的走线要有连续的参考层，特别是有特殊情况挖了相邻GND参考层的，与考层距离会引起特性阻抗变化，造成阻抗不连续，引起反射。

Current path check or IR drop simulation

在电流的考量中，我们往往清楚每个power的输出电流和device的负载电流，但check的仅仅在输出端和负载端，并没有check电流输出过程。

比如DCDC 33A/15A，各device

5+5+5，我们经常只check输出端shape 4015=600mils和输入端某个device A 540=200mils，但有可能device A和B在一边，device C在主板另一边，而layout分shape时这一路只分了200mils，layout也注意到device A和device B输入端都铺了200mils，但事实上前面的过程其实只有200mils。事实上我们的device远比3个多，就更容易犯错误，导致device供电不足。

我们根据CPU/PCH/IC/device power consumption制作power budget表格，每一个power从电流最源头开始check，highlight整个power rail，check current path是否OK。

High-speed signals

Theory

1 信号的设计和layout都是为了信号功能和信号完整性，了解信号的本质能够帮助我们理解为什么要这样走线。

2 高速信号的定义，信号的走线长度大于信号波长的1/6，或者信号的上升时间小于传输延时TD 6倍时，该信号在传输时视为高速信号。[if !supportLists]l  [endif]信号传输的本质是电磁场的建立与传播。故信号需要参考层构成完整的回流路径，在低频时信号总是走低阻抗路径，高频时感性阻抗成为影响阻抗的主要因素，高频时信号总是走低感抗路径。

3 信号完整性问题大致分为3种，反射、串扰、EMC。反射的本质是阻抗不匹配，串扰的本质是互感和互容，EMC的本质是电压电流引起的电磁场变化。

4 我们在分析信号时，不能单纯从时域角度去看，如数字信号的输出波形是完美的矩形波，在频域里，通过频谱可以看到其有基波和谐波的定义，了解频域的知识有助于理解信号。

5 via存在寄生容抗会损耗高频分量，via寄生感抗增加时延TD，引起jitter增大

6 信号频率上升到几GHz后，信号的传输会出现趋肤效应，电流开始往传输线表面分布，在高频时，感抗将成为影响阻抗的主要因素，电流总是流过最小的感抗路径。

Layout rule

1 layout check应习惯打开TOP/BOT以及邻近参考层检查，打开TOP/BOT目的是避免信号走在大dv/dt、dI/dt、磁性、晶振等器件下方，避免与pad/via/螺丝孔距离过近；打开邻近层，一方面便于检查参考层，一方面避免相邻层并行走线。

2 所有的高速信号应有连续的参考层，保持特性阻抗不变；如果参考层发生变化，在前后参考层间增加耦合电容。

3 时钟信号是EMC影响的最大因素之一，时钟线应尽量少打via，保持安全的3W/4W （15mils）spacing 原则（3W能减小70%的电场干扰），避免和其他走线并行走线。时钟晶振下方镂空，不要走线，并对CLK信号包地处理。

4 所有的高速信号都必须有良好的回流路径，减小电流回流路径。高速信号换层需要在信号via周围50mils内增加参考层via，信号换层参考层也会变化，增加换层via，保证前后参考层的连续。

5 高速信号的拐角遵循>120°原则，过小的拐角等于线宽变过大，导致特性阻抗突变严重，引起阻抗不连续，造成信号反射；另一方面，拐角可以等效于一个很小的容性负载，减缓信号上升时间。

6 高速信号相邻层避免并行走线，以大于30°角度走线（垂直走线is perfect），减少层间串扰（串扰的本质），目前大部分signal层间都有GND层，能够极大地减小层间串扰。

7 高速信号差分对走线保持并行，两者之间避免via、器件存在。

8 差分对之间的绕线，应尽量在靠近导致长度不一致的那端绕线，这样阻抗不连续出现的反射只会在源端/末端就产生，不会在走线中被不断传播放大；单次绕线长度不宜超过100mils，绕线的每段应保持一致，这样能够保证等效电气长度最短。

9 短桩线stub会增加信号存在寄生容抗和引线电感，应尽量短，没必要的尽量去除，如测试点、co-lay线路、pull high/low等。

10 高速差分对P/N mismatch应符合spec，一般layer ±10mils，total ±5mils。

11 高速信号线避免在多层走线时形成等效的闭环，自环将引起EMI/EMS问题。

12 Layout走线长度不得与其波长成整数倍关系，以免产生谐振现象，λ=v/f，FR4信号传播速率为光速的1/2。

13 高速信号的串联匹配电阻应靠近发送端/接收端摆放（串联匹配电阻一般在源端），并联匹配电阻应根据要求靠近发送端/接收端端摆放。

14 耦合电容一般TX摆放在发送端，RX摆放在接收端。对于有redriver/retimer的设计，根据其相应spec要求摆放（有的spec要求都摆放在redriver端）

15 高速信号走线应避开高压高流高温变化、感性、磁性信号及器件，dv/di/会引起电场/磁场变化引发EMC问题，高温影响介电常数引发阻抗变化，在layout review时养成打开TOP/BOT层检查的习惯。

16 芯片内部Die到封装，以及breakout走线都存在引线电感，breakout尽量走短。

17 高速信号的layout check应打开相邻层、TOP层、BOT层，从发送端开始检查。

18 高速信号在板边走线时，靠近板边的那段在信号与板边需增加GND屏蔽，防止边沿效应产生的EMC问题。

19 高速信号对应的参考层区域应该避免切割、打anti-pad，参考层变化会引起特性阻抗变化，切割会导致电流回流路径过长，较worse的情况会使电流形成环路造成EMI问题。

20 DDR 同一组的CLK与CMD/CTRL/ADD信号mismatch<1000mils，同一组CMD和ADDR mismatch <50mils,CLK与CTRL信号mismatch<25mils

可以在相对布局里面，再写一个Linelayout布局，给两个控件一样的权重，也就是android：gravity=1，或者任意数值，只要是一样的数值。

一般这样的布局问题，都可以通过权重来达到平分的效果，如果受制于手机的虚拟键问题，还可以通过设置scrollview来解决。

您好，qlayout是一种布局管理器，它可以根据鼠标位置获取节点，并将其布局在窗口中。它可以提供更灵活的布局方式，可以让您更轻松地控制节点的位置和大小。此外，它还可以自动调整节点的位置，以便在窗口大小发生变化时保持节点的布局。

快捷键有MEASUREGEOM、DIST键等。

1、MEASUREGEOM（MG）：这个命令可以在对话框中显示出与测量相关的距离、角度和坐标等信息，可以快速查看想要测量的内容。

2、DIST（D）：这个命令可以测量两个点之间的距离。

3、ANGLEDIM（DIMALIGNED）：在直线上测量角度时，可以使用这个命令。

4、DIMRADIUS（DR）：在圆弧或圆上测量半径时，可以使用这个命令。

Android几种layout(布局)的区别

1FrameLayout:children按照从左上开始的顺序排列，主要用于tabed view或者切换功能；最简单的布局模型，在这种布局下每个添加的子控件都被放在布局的左上角，并覆盖在前一子控件的上层。

2线性布局（LinearLayout）:children排列成一行多列或者一列多行的形式，应该是应用程序中最常用的布局方式，它提供了控件水平或者垂直排列的模型，同时我们可通过设置子控件的weight布局参数控制各个控件在布局中的相对大小。

android:orientation="vertical"使linearlayout里面的东西一行一行排列。

3相对布局（RelativeLayout）:children是相互之间相关位置或者和他们的parent位置相关，参照控件可以是父控件，也可以是其他子控件，但被参照的控件必须要在参照它的控件之前定义。相对布局模型所涉及的属性设置比较多，但并不复杂。

4TableLayout:children按照行列的排序，类似于html的table；模型以行列的形式管理子控件，每一行为一个TableRow的对象，也可为一个View的对象。TableRow可添加子控件，每添加一个子控件为一列。

5坐标布局（AbsoluteLayout）的子控件需要指定相对于此坐标布局的横、纵坐标值，否则将会像FrameLayout那样被排在左上角。手机应用需要适用于不同的屏幕大小，而这种布局模型不能自适应屏幕尺寸大小，所以应用得相当少。

先把珊格设置到足够小。在PADS PCB中，按键盘G，再输入个数字（01啊，或001啊，或0001啊，看你要多精确）

然后就可以选择元件和走线移动，如果一定要移动的一点不差，点这个零件，修改它的坐标。（比如想向左移01，就把X参数减01）

1，如果想在Recycler View里直接获取：

可以把接口的方法写在：

方法里面，用position参数，

2，如果想写在ViewHolder里面，则调用getAdapterPosition()方法：

注：

由于需要在Adapter里处理item的点击事件，所以获取Item位置有个方法：

getAdapterPosition()

但是由于RecyclerView的ViewHolder存在回收机制，所以item位置会不准确；

解决方法有：

a、标记不回收；

这样直接“阉割”了RecyclerView最大的特点， 十分不推荐

b、重写方法：

再正常用getAdapterPosition()就可以了

还有别的方法

原文链接： >

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