vhdl数字钟的代码

a秒计数器设计（xsecond）
LIBRARY IEEE;
USE IEEESTD_LOGIC_1164ALL;
USE IEEESTD_LOGIC_UNSIGNEDALL;
USE IEEESTD_LOGIC_ARITHALL;
entity xsecond is
port (clk:in std_logic;
clkset:in std_logic;
setmin:in std_logic;
reset:in std_logic;
secout:out std_logic_vector(6 downto 0);
enmin:out std_logic );
end xsecond;
architecture xsecond_arch of xsecond is
signal sec:std_logic_vector(6 downto 0);
signal emin:std_logic;
signal secl: std_logic;
begin
process (reset,sec,emin,setmin,clkset)
begin
if reset='0' then
enmin<='0';
secout<="0000000";
secl<='1';
else
secl<='0';
secout<=sec;
if clkset='1'and clkset'event then
if setmin ='0'then
enmin <='1';
else
enmin<=emin;
end if;
end if;
end if;
end process;
process(clk,secl)
alias lcount: std_logic_vector(3 downto 0)is sec (3 downto 0);
alias hcount:std_logic_vector(2 downto 0)is sec (6 downto 4);
begin
if secl='1' then
sec<="0000000";
else
if (clk='1' and clk'event) then
if lcount <=9 then
lcount<="0000";
if hcount/=5 then
hcount <=hcount+1;
emin<='0';
else
hcount<="000";
emin<='1';
end if;
else
lcount<=lcount+1;
emin<='0';
end if;
end if;
end if;
end process;
end xsecond_arch;
b分计数器设计（xminute）
LIBRARY IEEE;
USE IEEESTD_LOGIC_1164ALL;
USE IEEESTD_LOGIC_UNSIGNEDALL;
USE IEEESTD_LOGIC_ARITHALL;
entity xminute is
port (clkmin:in std_logic;
clk:in std_logic;
sethour:in std_logic;
reset:in std_logic;
minout:out std_logic_vector(6 downto 0);
enhour:out std_logic );
end xminute;
architecture xminute_arch of xminute is
signal min:std_logic_vector(6 downto 0);
signal ehour:std_logic;
signal minl: std_logic;
begin
process (reset,clk,min,sethour,ehour)
begin
if reset='0' then
enhour<='0';
minout<="0000000";
minl<='0';
else
minl<='1';
minout<=min;
if clk='1'and clk'event then
if sethour ='0'then
enhour <='1';
else
enhour<=ehour;
end if;
end if;
end if;
end process;
process(clkmin,minl)
alias lcountm: std_logic_vector(3 downto 0)is min (3 downto 0);
alias hcountm:std_logic_vector(2 downto 0)is min (6 downto 4);
begin
if minl='0' then
min<="0000000";
else
if (clkmin='1' and clkmin'event) then
if lcountm <=9 then
lcountm<="0000";
if hcountm/=5 then
hcountm <=hcountm+1;
ehour<='0';
else
hcountm<="000";
ehour<='1';
end if;
else
lcountm<=lcountm+1;
ehour<='0';
end if;
end if;
end if;
end process;
end xminute_arch;
c时计数器设计（xhour）
LIBRARY IEEE;
USE IEEESTD_LOGIC_1164ALL;
USE IEEESTD_LOGIC_UNSIGNEDALL;
USE IEEESTD_LOGIC_ARITHALL;
entity xhour is
port (clkhour:in std_logic;
reset:in std_logic;
hourout:out std_logic_vector(5 downto 0));
end xhour;
architecture xhour_arch of xhour is
signal hour:std_logic_vector(5 downto 0);
begin
process (reset,clkhour,hour)
alias lcount: std_logic_vector(3 downto 0)is hour(3 downto 0);
alias hcount:std_logic_vector(1 downto 0)is hour(5 downto 4);
begin
if reset='0' then
hourout<="000000";
hour<="000000";
else
if (clkhour='1' and clkhour'event) then
if lcount <=9 then
lcount<="0000";
hcount<=hcount+1;
else
if hour="100011" then
hour<="000000";
else
lcount<=lcount+1;
end if;
end if;
end if;
hourout<=hour;
end if;
end process;
end xhour_arch;
d动态扫描电路设计（xsettime）
LIBRARY IEEE;
USE IEEESTD_LOGIC_1164ALL;
USE IEEESTD_LOGIC_UNSIGNEDALL;
USE IEEESTD_LOGIC_ARITHALL;
entity xsettime is
port (hour:in std_logic_vector(5 downto 0);
min:in std_logic_vector(6 downto 0);
sec:in std_logic_vector(6 downto 0);
reset : in std_logic;
clk:in std_logic;
sel:out std_logic_vector(2 downto 0);
d_out:out std_logic_vector(3 downto 0));
end xsettime;
architecture xsettime_arch of xsettime is
signal sel1:std_logic_vector(2 downto 0);
begin
process (reset,sec,min,hour,clk,sel1)
begin
if reset='0' then
sel <="000";
d_out<="0000";
sel1<="000";
else
if(clk='1'and clk'event) then
if sel1<5 then
sel1<=sel1+1;
else
sel1<="000";
end if;
end if;
sel<=sel1;
case sel1 is
when "000"=>
d_out( 3 )<='0';
d_out( 2 )<='0';
d_out( 2 )<=hour( 5 );
d_out( 0 )<=hour( 4);
when "001"=>
d_out <= hour(3 downto 0);
when "010"=>
d_out( 3 )<='0';
d_out( 2 )<=min( 6 );
d_out( 1 )<=min( 5);
d_out( 0 )<=min( 4);
when "011"=>
d_out <= min(3 downto 0);
when "100"=>
d_out( 3 )<='0';
d_out( 2 )<=sec( 6 );
d_out( 1 )<=sec( 5);
d_out( 0 )<=sec( 4);
when "101"=>
d_out <= sec(3 downto 0);
when others=>
null;
end case;
end if;
end process;
end xsettime_arch;
e报时电路设计（xalert）
LIBRARY IEEE;
USE IEEESTD_LOGIC_1164ALL;
USE IEEESTD_LOGIC_UNSIGNEDALL;
USE IEEESTD_LOGIC_ARITHALL;
entity xalert is
port (clk:in std_logic;
d_in:in std_logic_vector(6 downto 0);
speak : out std_logic;
d_out:out std_logic_vector(2 downto 0) );
end xalert;
architecture xalert_arch of xalert is
type state is (s1,s2,s3,s4);
signal next_state,current_state:state;
begin
process (clk,current_state,d_in)
begin
if d_in/="0000000" then
speak <='0';
next_state <=s1;
current_state<=s1;
d_out<="000";
else
if clk='1'and clk'event then
speak <='1';
end if;
case current_state is
when s1 =>
d_out<="000";
next_state<=s2;
when s2 =>
d_out<="001";
next_state<=s3;
when s3 =>
d_out<="010";
next_state<=s4;
when s4 =>
d_out<="100";
next_state<=s1;
when others =>
d_out<="000";
null;
end case;
end if;
end process;
end xalert_arch;

数字电子钟的设计
一、 绪论
（一）引言
20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。
时间对人们来说总是那么宝贵，工作的忙碌性和繁杂性容易使人忘记当前的时间。忘记了要做的事情，当事情不是很重要的时候，这种遗忘无伤大雅。但是，一旦重要事情，一时的耽误可能酿成大祸。例如，许多火灾都是由于人们一时忘记了关闭煤气或是忘记充电时间。尤其在医院，每次护士都会给病人作皮试，测试病人是否对药物过敏。注射后，一般等待5分钟，一旦超时，所作的皮试试验就会无效。手表当然是一个好的选择，但是，随着接受皮试的人数增加，到底是哪个人的皮试到时间却难以判断。所以，要制作一个定时系统。随时提醒这些容易忘记时间的人。
钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。
（二）论文的研究内容和结构安排
本系统采用石英晶体振荡器、分频器、计数器、显示器和校时电路组成。由LED数码管来显示译码器所输出的信号。采用了74LS系列中小规模集成芯片。使用了RS触发器的校时电路。总体方案设计由主体电路和扩展电路两大部分组成。其中主体电路完成数字钟的基本功能,扩展电路完成数字钟的扩展功能。论文安排如下：
1、绪论 阐述研究电子钟所具有的现实意义。
2、设计内容及设计方案 论述电子钟的具体设计方案及设计要求。
3、单元电路设计、原理及器件选择 说明电子钟的设计原理以及器件的选择，主要从石英晶体振荡器、分频器、计数器、显示器和校时电路五个方面进行说明。
4、绘制整机原理图 该系统的设计、安装、调试工作全部完成。
二、设计内容及设计方案
（一）设计内容要求
1、设计一个有“时”、“分”、“秒”（23小时59分59秒）显示且有校时功能的电子钟。
2、用中小规模集成电路组成电子钟，并在实验箱上进行组装、调试。
3、画出框图和逻辑电路图。
4 、功能扩展：
(1)闹钟系统
(2)整点报时。在59分51秒、53秒、55秒、57秒输出750Hz音频信号，在59分59秒时，输出1000Hz信号，音像持续1秒，在1000Hz音像结束时刻为整点。
(3)日历系统。
（二）设计方案及工作原理
数字电子钟的逻辑框图如图1所示。它由石英晶体振荡器、分频器、计数器、译码器显示器和校时电路组成。振荡器产生稳定的高频脉冲信号,作为数字钟的时间基准,然后经过分频器输出标准秒脉冲。秒计数器满60后向分计数器进位,分计数器满60后向小时计数器进位,小时计数器按照“24翻1”规律计数。计数器的输出分别经译码器送显示器显示。计时出现误差时,可以用校时电路校时、校分。
图1 数字电子钟逻辑框图
三、单元电路设计、原理及器件选择
（一）石英晶体振荡器
1、重要概念的解释
(1) 反馈：将放大电路输出量的一部分或全部，通过一定的方式送回放大电路的输入端。
(2) 耦合：是指信号由第一级向第二级传递的过程。
2、石英晶体振荡器的具体工作原理
石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率易调整。它被广泛应用于彩电、计算机、遥控器等各类振荡电路中。它还具有压电效应：在晶体某一方向加一电场，晶体就会产生机械变形；反之，若在晶片的两侧施加机械压力，则在晶片相应的方向上将产生电场，这种物理现象称为压电效应。在这里，我们在晶体某一方向加一电场，从而在与此垂直的方向产生机械振动，有了机械振动，就会在相应的垂直面上产生电场，从而使机械振动和电场互为因果，这种循环过程一直持续到晶体的机械强度限制时，才达到最后稳定，这种压电谐振的频率即为晶体振荡器的固有频率。
用反相器与石英晶体构成的振荡电路如图2所示。利用两个非门G1和G2 自我反馈，使它们工作在线性状态，然后利用石英晶体JU来控制振荡频率，同时用电容C1来作为两个非门之间的耦合，两个非门输入和输出之间并接的电阻R1和R2作为负反馈元件用，由于反馈电阻很小，可以近似认为非门的输出输入压降相等。电容C2是为了防止寄生振荡。例如：电路中的石英晶体振荡频率是4MHz时，则电路的输出频率为4MHz。
图2 石英晶体振荡电路
(二)分频器
1、8421码制,5421码制
用四位二进制码的十六种组合作为代码，取其中十种组合来表示0-9这十个数字符号。通常，把用四位二进制数码来表示一位十进制数称为二-十进制编码，也叫做BCD码，见表1。
表1
8421码 5421码
0 0000 0000
1 0001 0001
2 0010 0010
3 0011 0011
4 0100 0100
5 0101 1000
6 0110 1001
7 0111 1010
8 1000 1011
9 1001 1100
2、分频器的具体工作原理
由于石英晶体振荡器产生的频率很高，要得到秒脉冲，需要用分频电路。例如，振荡器输出4MHz信号，通过D触发器（74LS74）进行4分频变成1MHz,然后送到10分频计数器（74LS90,该计数器可以用8421码制，也可以用5421码制），经过6次10分频而获得1Hz方波信号作为秒脉冲信号。（见图3）
图3 分频电路
3、图中标志的含义
CP——输入的脉冲信号
C0——进位信号
Q——输出的脉冲信号
(三)计数器
秒脉冲信号经过6级计数器，分别得到“秒”个位、十位，“分”个位、十位以及“时”个位、十位的计时。“秒”、“分”计数器为60进制，小时为24进制。
1、60进制计数器
(1) 计数器按触发方式分类
计数器是一种累计时钟脉冲数的逻辑部件。计数器不仅用于时钟脉冲计数，还用于定时、分频、产生节拍脉冲以及数字运算等。计数器是应用最广泛的逻辑部件之一。按触发方式，把计数器分成同步计数器和异步计数器两种。对于同步计数器，输入时钟脉冲时触发器的翻转是同时进行的，而异步计数器中的触发器的翻转则不是同时。
(2)60进制计数器的工作原理
“秒”计数器电路与“分”计数器电路都是60进制，它由一级10进制计数器和一级6进制计数器连接构成，如图4所示，采用两片中规模集成电路74LS90串接起来构成的“秒”、“分”计数器。
图4 60进制计数电路
IC1是十进制计数器，QD1作为十进制的进位信号，74LS90计数器是十进制异步计数器，用反馈归零方法实现十进制计数，IC2和与非门组成六进制计数。74LS90是在CP信号的下降沿翻转计数，Q A1和 Q C2相与0101的下降沿，作为“分”（“时”）计数器的输入信号，通过与非门和非门对下一级计数器送出一个高电平1（在此之前输出的一直是低电平0）。Q B2 和Q C2计数到0110，产生的高电平1分别送到计数器的清零R0(1)， R0(2)，74LS90内部的R0(1)和R0(2)与非后清零而使计数器归零，此时传给下一级计数器的输入信号又变为低电平0，从而给下一级计数器提供了一个下降沿，使下一级计数器翻转计数，在这里IC2完成了六进制计数。由此可见IC1和 IC2串联实现了六十进制计数。
其中：74LS90——可二/五分频十进制计数器
74LS04——非门
74LS00——二输入与非门
2、24进制计数器
小时计数电路是由IC5和IC6组成的24进制计数电路，如图5所示。
当“时”个位IC5计数输入端CP5来到第10个触发信号时，IC5计数器自动清零，进位端QD5向IC6“时”十位计数器输出进位信号，当第24个“时”(来自“分”计数器输出的进位信号)脉冲到达时，IC5计数器的状态为“0100”，IC6计数器的状态为“0010”，此时“时”个位计数器的QC5和“时”十位计数器的QB6输出为“1”。把它们分别送到IC5和IC6计数器的清零端R0(1)和R0(2)，通过7490内部的R0(1)和R0(2)与非后清零，从而完成24进制计数。
图5 24进制计数电路
(四) 译码与显示电路
1、显示器原理（数码管）
数码管是数码显示器的俗称。常用的数码显示器有半导体数码管，荧光数码管，辉光数码管和液晶显示器等。
本设计所选用的是半导体数码管，是用发光二极管（简称LED）组成的字形来显示数字，七个条形发光二极管排列成七段组合字形，便构成了半导体数码管。半导体数码管有共阳极和共阴极两种类型。共阳极数码管的七个发光二极管的阳极接在一起，而七个阴极则是独立的。共阴极数码管与共阳极数码管相反，七个发光二极管的阴极接在一起，而阳极是独立的。
当共阳极数码管的某一阴极接低电平时，相应的二极管发光，可根据字形使某几段二极管发光，所以共阳极数码管需要输出低电平有效的译码器去驱动。共阴极数码管则需输出高电平有效的译码器去驱动。
2、译码器原理（74LS47）
译码为编码的逆过程。它将编码时赋予代码的含义“翻译”过来。实现译码的逻辑电路成为译码器。译码器输出与输入代码有唯一的对应关系。74LS47是输出低电平有效的七段字形译码器，它在这里与数码管配合使用，表2列出了74LS47的真值表，表示出了它与数码管之间的关系。
表2
输 入 输 出 显示数字符号
LT(——) RBI(——-) A3 A2 A1 A0 BI(—)/RBO(———)
a(—) b(—) c(—) d(—) e(—) f(—) g(—)
1 1 0 0 0 0 1 0 0 0 0 0 0 1 0
1 X 0 0 0 1 1 1 0 0 1 1 1 1 1
1 X 0 0 1 0 1 0 0 1 0 0 1 0 2
1 X 0 0 1 1 1 0 0 0 0 1 1 0 3
1 X 0 1 0 0 1 1 0 0 1 1 0 0 4
1 X 0 1 0 1 1 0 1 0 0 1 0 0 5
1 X 0 1 1 0 1 1 1 0 0 0 0 0 6
1 X 0 1 1 1 1 0 0 0 1 1 1 1 7
1 X 1 0 0 0 1 0 0 0 0 0 0 0 8
1 X 1 0 0 1 1 0 0 0 1 1 0 0 9
X X X X X X 0 1 1 1 1 1 1 1 熄灭
1 0 0 0 0 0 0 1 1 1 1 1 1 1 熄灭
0 X X X X X 1 0 0 0 0 0 0 0 8
(1)LT(——)：试灯输入，是为了检查数码管各段是否能正常发光而设置的。当LT(——)=0时，无论输入A3 ，A2 ，A1 ，A0为何种状态，译码器输出均为低电平，若驱动的数码管正常，是显示8。
(2)BI(—)：灭灯输入，是为控制多位数码显示的灭灯所设置的。BI(—)=0时。不论LT(——)和输入A3 ，A2 ，A1，A0为何种状态，译码器输出均为高电平，使共阳极数码管熄灭。
(3)RBI(——-)：灭零输入，它是为使不希望显示的0熄灭而设定的。当对每一位A3= A2 =A1 =A0=0时，本应显示0，但是在RBI(——-)=0作用下，使译码器输出全为高电平。其结果和加入灭灯信号的结果一样，将0熄灭。
(4)RBO(———)：灭零输出，它和灭灯输入BI(—)共用一端，两者配合使用，可以实现多位数码显示的灭零控制。
3、译码器与显示器的配套使用
译码是把给定的代码进行翻译，本设计即是将时、分、秒计数器输出的四位二进制数代码翻译为相应的十进制数，并通过显示器显示，通常显示器与译码器是配套使用的。我们选用的七段译码驱动器（74LS47）和数码管（LED）是共阳极接法（需要输出低电平有效的译码器驱动）。译码显示电路如图6所示。
图6 译码显示电路
（五）校时电路
1、RS触发器（见图7）
图7 基本RS触发器
R(—) S(—)
Q Q(—)
说 明
0 1
1 0
1 1
0 0 0
1
0或1
1 1
0
1或0
1 置0
置1
保持原来状态
不正常状态，0信号消失后，触发器状态不定
2、无震颤开关电路
无震颤开关电路的原理：（见图8）当开关K的刀扳向1点时，S(—)=0，R(—)=1，触发器置1。S(—)端由于开关K的震颤而断续接地几次时，也没有什么影响，触发器置1后将保持1状态不变。因为K震颤只是使S(—)端离开地，而不至于使R(—)端接地，触发器可靠置1。
当开关K从S(—)端扳向R(—)端时，有同样的效果，触发器可靠置0。从Q端或Q(—)端反映开关的动作，输出电平是稳定的。
3、校时电路的实现原理
当电子钟接通电源或者计时发现误差时，均需要校正时间。校时电路分别实现对时、分的校准，由于4个机械开关具有震颤现象，因此用RS触发器作为去抖动电路。采用RS基本触发器及单刀双掷开关，闸刀常闭于2点，每搬动一次产生一个计数脉冲，实现校时功能，电路如图8所示。
图8 校时电路
（六）调 试
毕满清等电子技术实验与课程设计北京:机械工业出
版社,1995131~132
这本书上很全

数字钟的VHDL设计
1、设计任务及要求：
设计任务：设计一台能显示时、分、秒的数字钟。具体要求如下：
由实验箱上的时钟信号经分频产生秒脉冲；
计时计数器用24进制计时电路；
可手动校时，能分别进行时、分的校正；
整点报时；
2 程序代码及相应波形
Second1(秒计数 6进制和10进制)
Library ieee;
Use ieeestd_logic_1164all;
Use ieeestd_logic_unsignedall;
Entity second1 is
Port( clks,clr:in std_logic;
Secs,Secg: out std_logic_vector(3 downto 0);
cout1:out std_logic);
End second1;
Architecture a of second1 is
Begin
Process(clks,clr)
variable ss,sg: std_logic_vector(3 downto 0);
variable co: std_logic;
Begin
If clr='1' then ss:="0000"; sg:="0000";
Elsif clks'event and clks='1' then
if ss="0101" and sg="1001" then ss:="0000"; sg:="0000";co:='1';
elsif sg<"1001" then sg:=sg+1;co:='0';
elsif sg="1001" then sg:="0000";ss:=ss+1;co:='0';
end if;
end if;
cout1<=co;
Secs<=ss;
Secg<=sg;
end process;
End a;
Min1（分计数器 6进制和10进制 alm实现整点报时）
Library ieee;
Use ieeestd_logic_1164all;
Use ieeestd_logic_unsignedall;
Entity min1 is
Port(clkm,clr:in std_logic;
mins,ming:buffer std_logic_vector(3 downto 0);
enmin,alarm: out std_logic);
End;
Architecture a of min1 is
Begin
Process(clkm,clr)
variable ms,mg :std_logic_vector(3 downto 0);
variable so,alm :std_logic;
Begin
If clr='1' then ms:="0000"; mg:="0000";
Elsif clkm'event and clkm='1' then
if ms="0101" and mg="1001" then ms:="0000";mg:="0000"; so :='1'; alm:='1';
elsif mg<"1001" then mg:=mg+1; so :='0';alm:='0';
elsif mg="1001" then mg:="0000";ms:=ms+1; so :='0';alm:='0';
end if;
end if;
alarm<=alm;
enmin<= so;
mins<=ms;
ming<=mg;
End process;
End a;
Hour1（时计数器 4进制与2进制）
Library ieee;
Use ieeestd_logic_1164all;
Use ieeestd_logic_unsignedall;
Entity hour1 is
Port(clkh,clr:in std_logic;
hours,hourg:out std_logic_vector(3 downto 0));
End;
Architecture a of hour1 is
Begin
Process(clkh,clr)
variable hs,hg :std_logic_vector(3 downto 0);
Begin
If clr='1' then hs:="0000"; hg:="0000";
Elsif clkh'event and clkh='1' then
if hs="0010"and hg="0011" then hs:="0000";hg:="0000";
elsif hg<"1001" then hg:=hg+1;
elsif hg="1001" then hg:="0000";hs:=hs+1; end if;
end if;
hours<=hs;
hourg<=hg;
End process;
End;
Madapt（校分）
Library ieee;
Use ieeestd_logic_1164all;
Use ieeestd_logic_unsignedall;
Entity madapt is
Port(en,clk,secin,m1:in std_logic;
minset:out std_logic);
End;
Architecture a of madapt is
Begin
Process(en,m1)
Begin
if en='1' then
if m1='1' then minset<=clk;
else minset<=secin; end if;
else minset<=secin ;
end if;
End process;
end;
Hadapt (校时)
Library ieee;
Use ieeestd_logic_1164all;
Use ieeestd_logic_unsignedall;
Entity hadapt is
Port(en,clk,minin,h1:in std_logic;
hourset:out std_logic);
End;
Architecture a of hadapt is
Begin
Process(en,h1)
Begin
if en='1' then
if h1='1' then hourset<=clk;
else hourset<=minin; end if;
else hourset<=minin;
end if;
End process;
end;
Topclock（元件例化 顶层文件）
Library ieee;
Use ieeestd_logic_1164all;
Use ieeestd_logic_arithall;
Use ieeestd_logic_unsignedall;
Entity topclock is
Port(clk,clr,en,m1,h1:in std_logic;
alarm:out std_logic;
secs,secg,mins,ming,hours,hourg:buffer std_logic_vector(3 downto 0));
End;
Architecture one of topclock is
Component second1
Port( clks,clr:in std_logic;
secs,secg: buffer std_logic_vector(3 downto 0);
cout1: out std_logic);
End Component;
Component min1
Port(clkm,clr:in std_logic;
mins,ming:buffer std_logic_vector(3 downto 0);
enmin,alarm: out std_logic);
End Component;
Component hour1
Port(clkh,clr:in std_logic;
hours,hourg:buffer std_logic_vector(3 downto 0));
End Component;
Component madapt
Port(en,m1,clk,secin:in std_logic;
minset:out std_logic);
End Component;
Component hadapt
Port(en,h1,clk,minin:in std_logic;
hourset:out std_logic);
End Component;
signal a,b,c,d: std_logic;
begin
u1:second1 port map(clr=>clr,
secs=>secs,secg=>secg,clks=>clk, cout1=>a);
u2:min1 port map(clr=>clr,alarm=>alarm,
mins=>mins,ming=>ming,clkm=>b,enmin=>c);
u3:hour1 port map(clr=>clr,
hours=>hours,hourg=>hourg,clkh=>d);
u4:madapt port map(en=>en,m1=>m1,clk=>clk,secin=>a,minset=>b);
u5:hadapt port map(en=>en,h1=>h1,clk=>clk,minin=>c,hourset=>d);
end;
3 电路图
仿真自己去搞啦

你的硬件系统中总要有一个振荡器作为主时钟信号的，FPGA自己是振荡不起来的。
只要有了主时钟信号，你就可以通过设置FPGA中的PLL产生一个100kHz的时钟信号了。也可以自己描述一个分频器对主时钟信号进行分频，从而产生100kHz的时钟信号。

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