与软件语言相比，VHDL有什么特点

在行为级抽象建模的覆盖范围方面软语言比VHDL略差一些。

FPGA的硬件描述语言VHDL，超高速集成电路硬件描述语言，符合美国电气和电子工程师协会标准，利用一种和数字电路基本知识结合较密切的语言来描述数字电路和设计数字电路系统。

为适应实际数字电路的工作方式，VHDL以并行和顺序的多种语句方式来描述在同一时刻中所有可能发生的事件，因此VHDL程序执行方式与其他语言不同。

它不是按顺序一条一条执行每一条语句，而是有并行执行的语句同时也有按顺序执行的语句要求数字电路设计人员摆脱一维的思维模式，以多维并发的思路来完成VHDL的程序设计。

扩展资料

软件语言和VHDL的共同点

1、能形象化地抽象表示电路的结构和行为。

2、支持逻辑设计中层次与领域的描述。

3、可借用高级语言的精巧结构来简化电路的描述。

4、具有电路仿真与验证机制以保证设计的正确性。

5、支持电路描述由高层到低层的综合转换。

6、硬件描述与实现工艺无关。

7、便于文档管理，易于理解和设计重用。

参考资料来源：百度百科—vhdl

实体，结构体，库，程序包，配置

1、实体：用于描述所设计系统的外部接口特性；即该设计实体对外的输入、输出端口数量和端口特性。

2、结构体：用于描述实体所代表的系统内部的结构和行为；它描述设计实体的结构、行为、元件及内部连接关系。

3、库：存放已经编译的实体、构造体、程序包集合和配置。

4、程序包：存放各设计模块可以共享的数据类型、常数、子程序库。

5、配置实体对应多个结构体时，从与某个实体对应的多个结构体中选定一个作为具体实现。

这个写法是错误的。VHDL程序在进程里面是顺序执行的，你的原始程序可以分成

if reset='1' then

c_st<=s0

end if

和

if clk='1'and clk'event then

这两个部分，if reset='1' then 这一部分其实没有起作用。

c_st又需要在电平触发，有需要沿触发，这个是没办法综合，这个就是你错误的原因。

你的本意是状态机在复位的时候初态是S0，然后不复位的时状态转换，所以稍微改一下就行了。

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