在VHDL中常用的 预定义程序包有哪几个,怎样使用这些程序包

LIBRARY ieee

USE ieee.std_logic_1164.all

USE ieee.std_logic_arith.all

USE ieee.std_logic_unsigned.all

跟C类似，把这些库象头文件一样加到程序前面

1.std_logic_1164 IEEE的标准库，仅定义了std_ulogic, std_ulogic_vector, std_logic, std_logic_vector等类型以及他们的逻辑 *** 作(and, or, xor, not, nand, nxor, nor)

2.numeric_std IEEE的标准库，定义了unsigend/signed以及他们的算术运算（包括与integer)，+,-,*,/, rem, mod, abs ,to_integer/to_signed/to_unsigned也都在这个库里面定义。

3.std_logic_arith 是synopsys的一个扩展，定义了unsigned, signed与integer, std_ulogic之间的算术运算、关系运算(>, <, >=, <=, =, /=)算术运算返回类型可以是signed, unsigned或std_logic_vector还定义了unsigned, signed, integer, std_logic_vector机种类型之间的转换函数CONV_STD_LOGIC_VECTOR， CONV_INTEGER, CONV_SIGNED, CONV_UNSIGNED

4.std_logic_unsigned 是synopsys的一个扩展，定义了基于std_logic_vector与std_logic_vector、std_logic_vector与integer之间的算术运算, >, <, >=, <=, =, /=返回类型是std_logic_vector或boolean注意这里面的function的运算都是基于unsigned，就是说std_logic_vector和integer都变成unsigned之后再用std_logic_arith库中的function完成

　 std_logic_signed跟std_logic_unsigned类似，唯一的差别是，这里面的function都是先把 *** 作数(std_logic_vector或integer类型）都转换成signed之后再用std_logic_arith库中的function完成

在用这些库的时候，基本原则是要知道你想要EDA软件实现什么样的运算。大部分情况下，std_logic_vector应该作为unsigned参与运算。如果一定要std_logic_vector作为signed参与运算，最好用显示的to_integer来做。

Tips: 看到有人说, std_ulogic比std_logic好的地方在于，simulator能报告多个driver shorted together的bug。其他方面，std_ulogic与std_logic完全兼容。

VHDL的程序包是放在设计库当中的，在引用程序包中的资源之前，首先用“LIBRARY”子句声明程序包所在的设计库：“LIBRARY 设计库名称”，然后用“USE”子句声明所要引用的程序包：“USE 设计库名称.程序包名称.ALL”。

这样就可以在VHDL描述中引用程序包当中的资源了，如类型、常量、元件声明、过程、函数、属性等等。

例如要引用“std_logic”类型，就需要如下子句：

LIBRARY IEEE

USE IEEE.std_logic_1164.ALL

1、标准设计库：std，

2、用户现行工作库：work，

3、IEEE设计库：IEEE。

设计库由若干程序包组成，每个程序包都有一个包声明和一个可选的包体声明。在设计库中，包声明和包体声明是分别编译的。

扩展资料

VHDL 语言主要具有以下优点：

（1） VHDL 语言功能强大，设计方式多样

VHDL 语言具有强大的语言结构，只需采用简单明确的VHDL语言程序就可以描述十分复杂的硬件电路。同时，它还具有多层次的电路设计描述功能。此外，VHDL 语言能够同时支持同步电路、异步电路和随机电路的设计实现，这是其他硬件描述语言所不能比拟的。

VHDL 语言设计方法灵活多样，既支持自顶向下的设计方式，也支持自底向上的设计方法； 既支持模块化设计方法，也支持层次化设计方法。

（2） VHDL 语言具有强大的硬件描述能力

VHDL 语言具有多层次的电路设计描述功能，既可描述系统级电路，也可以描述门级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述，也可以采用三者的混合描述方式。

同时，VHDL 语言也支持惯性延迟和传输延迟，这样可以准确地建立硬件电路的模型。VHDL 语言的强大描述能力还体现在它具有丰富的数据类型。VHDL 语言既支持标准定义的数据类型，也支持用户定义的数据类型，这样便会给硬件描述带来较大的自由度。

参考资料来源：百度百科－VHDL语言

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