如何使用ISE配置锁相环pll

首先，在ISE14.4中新建一个工程。

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点击New project...后，会出现create a new project对话框，在标红的方框内起个名字，英文。

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起好名字后，点击next。然后出现如下对话框，根据芯片手册，将标红的部分，设置正确，点击next.

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出现如下对话框，不用修改，点击finish。

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在左上角Hierarchy 方框内，如下图所示。

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在上图方框内，右击，选择New Source，出现如下对话框。先点击Verilog

Module, 再起个名字，再将add to project 勾选上，按照图片内箭头一步步进行。然后点击next。

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出现如下对话框，直接next。

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之后，出现如下对话框，也不用修改，直接点击finish。

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如下图所示，可以开始编写程序设置PLL了。在标红1处填写端口，2处写描述语言。

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如下图所示，红色方框内，为要填写的内容。

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保存后，左上角Hierarchy处，变成如下图所示，鼠标右击pll_test1.v文件。

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右击pll_test1后，点击New source ，出现如下对话框，选择

IP（CORE Generator&Architecture Wizard）,起个名字（此处起名需注意要与程序中子模块名字一致，如本程序，为pll_ip），勾选上add to project ,点击next。

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然后出现如下对话框，选择Clocking Wizard ,点击next，再点击finish。

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出现如下图所示，在标红的部分，修改为所输入的时钟（本例为50），别处不用修改，点击next。

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然后出现如下对话框，在红框1中选择要输出的端口，红框2中修改要输出的值，然后点击next。

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第三页不用修改，直接点击next，第四页与不用修改，直接点击next，第五页也不用修改，直接点击next，第六页也不用修改，点击generate.在下图中标红部分看页数。

OK，到这时就已经完成工作啦，自己添加UCF文件，下载到板子上试试吧。

使用FPGA时，要产生需要的特定频率是一件非常简单的事情。一种方法是自己设计对输入的时钟进行倍频和分频。另一种非常简单的方法，使用FPGA自带的PLL，如果运用MegaFunction图形化的设计方法定制PLL模块，仅需几步即可完成。\x0d\x0a打开MegaWizard Plug-In Manager，在Installed Plug-Ins下，展开I/O，找到ALTPLL模块。如果没有选择器件，可以在窗口右边最上选择器件。选择要生成模块的程序语言，输入要生成的模块文件的路径和名字。\x0d\x0a第二步进入到类似web的设定参数窗口，可以点击各个步骤的链接跳到相应步骤去。右上角的About可以看到这个ALTPLL模块的相关信息，Documentation里有模块用户指南、设计参考等参考文档，还可以生成样例波形作为参考。\x0d\x0a1、General/Modes。在General栏里设定器件，速度等级，输入频率，还可以将PLL设置在LVDS模式下（需要器件支持）。在PLL type中设置PLL类型（影响补偿模式）。\x0d\x0a2、（Scan/Lock）设置PLL控制信号。\x0d\x0a3 、Simulation Library选择模拟时使用的库。\x0d\x0a4、 Summary可以看到将要生成的文件。\x0d\x0aMegaFunction的ALTPLL模块实际是使用代码，通过调用altera_mf库中的PLL模块实现PLL的。打开生成的.vhd文件可以看到调用情况。

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