VHDL最新的QuartysII软件中如何由电路原理图转化为程序代码？

点击左上角的File，在出来的下拉菜单中选择Create/Update，在选择Create VHDL Component Declaration Files for Current File

有个小软件可以完成vhdl和verilog的语法转化 叫x-hdl

http://ishare.iask.sina.com.cn/f/36981321.html

但这个vhdl程序本身不完整 看看是不是复制的有问题

WHEN OTHERS =>OUTMOD<="0001"OUTLED1<=(OTHERS=>'0')OUTLED2<=(OTHERS=>'0')OUTLED3<=DIV_OUT1(3 DOWNTO 0)OUTLED4<=DIV_OUT2

END CASE

这一段的开头没有 不是一个完整的case语句

有，使用VHDL-VERILOG转换软件，1分钟内完成。

http://ishare.iask.sina.com.cn/f/24366318.html

免费下载。

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