求助，高速AD采样存储至内部RAM然后串口输出程序问题

：1.FPGA的CLK是100MHz。读取一次ADC并写入RAM的周期是100ns，即采样率是10MSPs。理论上最高能采5Mhz的正弦波。 2.你用的RAM是否是FPGA的静态RAM。如果是FPGA的专用RAM资源，其访问速度还是很快的。100MHz完全没有问题，你也可以给你的设计加时钟

如果是调用IP core，到简单了，你在顶层文件里例化三个ipcore，然后用wire变量连接起来，就OK，按顺序连哦。。。因为你没有说清楚DSP流程，我也不知道你要做哪些算法。。。

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