新手modelsim仿真，有个模块对两组数据进行异或（Verilog）

首先你定义的A和B都是0到7，一共8bit 这样 *** 作出来的结果也是8位的，你得到的L才是6位，这种代码习惯首先不好。至于异或运算，你直接查询语法资料中对于连个 *** 作数做异或运算的运算符，然后对于综合出来的原理图核对一下。

UART verilog代码网上一搜一大堆。一般是固定波特率和位数，校验和停止位固定的。 下载下来自己改一下就是了，波特率可调就是加个计数器根据分频比来产生不同频率时钟，校验产生可用异或门或同或门实现，就是输出位数和停止位稍微麻烦点，在控制

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