求大神用verilog HDL编写程序 ：

module canlender(a,b,option1,option2,option3,option4,led_result)

inpput [9:0] a

input [9:0] b//以1023以内的加减乘除举例

input option1,option2,option3,option4//四个按键,低电有效

//数字也不是这么表达的，而是每个按键对应一个数字，后一个按下前一个还要个位变十位

//为了简化，这么写的。你自己要想明白。可综合计算器程序也不是几十行就能描述的

output led_result//显示屏上的led显示数字,只显示结果

//每一步按下数字按理也要显示，这里不赘述了

reg[19:0] result

reg a_r,b_r//锁存两个 *** 作数

reg option1_r,option2_r,option3_r,option4_r//锁存 *** 作运算，防止手指抬起时复位”1“

always

begin

a_r=a

b_r=b

end

always @(a or b or option) //如果任何一个键值按下。

begin

if(!option1_r) ///如果加法运算

result=a_r+b_r

。。。

。。。

assign led_result=result//这句是错的。只是为了直观表达连续赋值语句在led那里显示

....

endmodule

这就是把ABC三个电台的启动信号变为输入，XY的启动信号为输出，列出真值表就行了吧。

真值表为：

a

b

c

x

y

0

0

0

0

0

0

0

1

0

1

0

1

0

1

0

0

1

1

0

1

1

0

0

1

0

1

0

1

0

1

1

1

0

0

1

1

1

1

1

1

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