刚开始接触QUARTUS整个人晕晕乎乎滴求个好心的大神给解决下问题！！！！

1你可能没保存文件？2.3.4.5.6.都是你没分配引脚，没设置时序约束，没设置引脚约束之类的。这些警告都和代码无关，代码没有问题。还有只要不在FPGA上实现的话，就没必要编译了，点那个Analysis &Elaboration就行了。

二楼说的有问题，因为if..else和case是有区别的，不是语句的先后执行的问题，硬件语言是要考虑它的布线关系的问题。对于case语句，因为它的各个选项之间是互斥的，所以case语句比较容易综合成mux选择器。但是if..else语句之间的关系是后面语句的条件是以前面语句条件不成立为基础的，在这个例子中第二句elsif (input="00000010") then 等价于 input="00000010" and input/="00000001"。以此类推这类语法综合以后是逐级判断的所以综合的结果会完全不同。

所以在quartus的RTL Viewer中可以看出来 case语句综合出来是并行的MUX，而if..else综合出来是逐级递推的关系。

资源问题的话，不同的器件确实不一样，因为cyclone的LE和stratix的ALU的基本结构不一样，所以实现的资源数也不一样。如果是xilinx的器件就更不一样。但是在同样的器件下，case结构确实比if..else结构省资源

一般在quartus平台中用波形仿真。不过一般都用专业的第三方仿真工具modelsim。

仿真分功能仿真和时序仿真,

一 两种仿真都需要在编译源*.v程序后,新建一个与源程序同名的*.vwf文件,

二 在*.vwf文件中,由Insert Node or bus 进入,导入全部I/O.

三 在主菜单里的Tools-----Simulator Tool 进入,d出对话框, 有Simulation Mode 和Simulation Input 两个在上面的对话框,

①选择仿真为 Functional ,则右边的Generate Functional Simulation Netlist 字体变黑,先点击,生成Netlist,再点 START进行仿真

②选择时序仿真Timing ,则右边按钮为灰色,无法点击,可直接进行时序仿真,而不用先生成Netlist.

不懂的话可以看下这个文档http://wenku.baidu.com/view/f6084d0e52ea551810a68713.html

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