在Quartus2下编译程序的具体 *** 作步骤是什么，求各位懂的大神们指导一下

1.建立工程file ->new project wizard

2.建立文件file ->new ->verilog hdl或者vhdl，对想要编译文件，在project navigator中选择set as top-level entity，然后选择start analysis &synthesis(两个小箭头的图标)

3.建立仿真文件 file ->new ->vector waveform file ，添加要仿真的变量,保存（一定要手动保存），然后在主界面的Assignments ->settings 中的simulator settings中选择 simulation mode为Functional(一般默认为timing,一定要改掉)，simulator input中先把刚刚建立好的仿真文件.vwf

4.仿真步骤：主界面Processing ->generate functional simulation netlist，然后点击start simulation（蓝色箭头图标）

出现此错误一般有以下三种情况：

1.某一句代码后面缺少“；”；

2.begin 和end不对应；

3.某一个变量在always语句中等号的左边却没有定义成reg类型。

---