是要打开相对应的IEEE中的包
还有,写VHDL的RTL,不要用一些奇怪的语法,要不是综合不了的,如定义变量等.
那个
抢答器
,最好先把电路图画出来,然后去写VHDL程序.我最近忙,下一周给你一些指导
你使用的是运算的重载。所以在程序的起始你要声明库,,加上
USE ieee.std_logic_unsigned.all
USE ieee.std_logic_arith.all
问题可以解决。。。。
欢迎分享,转载请注明来源:内存溢出
是要打开相对应的IEEE中的包
还有,写VHDL的RTL,不要用一些奇怪的语法,要不是综合不了的,如定义变量等.
那个
抢答器
,最好先把电路图画出来,然后去写VHDL程序.我最近忙,下一周给你一些指导
你使用的是运算的重载。所以在程序的起始你要声明库,,加上
USE ieee.std_logic_unsigned.all
USE ieee.std_logic_arith.all
问题可以解决。。。。
欢迎分享,转载请注明来源:内存溢出
评论列表(0条)