vivado中怎么把源码转变成加密网表

在工程中，将需要封装的模块（包括子模块）设置为顶层模块，例如top为工程的顶层模块，top调用了A和B，B又调用了C和D，需要将B模块以及下面的模块整体加密，也就是封装为网表，那么需要将B设置为顶层模块。

步骤二：设置综合条件

1、在Flatten hierarchy选择为full。

2、在more options中输入-mode out_of_context

步骤三：综合

在工程中运行综合步骤，在综合完成后，打开综合。

步骤四：生成edf

这里和quartus不一样，这里需要通过输入脚本的方式生成。

假设网表文件中没有调用IP，那么输入如下指令：

write_edif F:/FPGA/abc.edf

如果调用了IP，输入如下指令：

write_edif -security_mode all F:/FPGA/abc.edf

步骤五：生成调用v文件

假设vivado的版本在2017.4以前，输入如下指令：

write_verilog -mode port F:/FPGA/abc_stub.v

2018.1以后：

write_verilog -mode synth_stub F:/FPGA/abc_stub.v

工程建好后会有个"xil_default"库,这个其实就是"work"库,vhdl里“library"其实就是个路径。点"Libraries"标签,点"+"按钮,把要引用的库文件(*.ovl)加进来,这时会被加进xil_default库中,然后在"xil_default"树分支下找到刚加进来的库文件(*.ovl),然后在下面的"Source File Propertites"面板里的"Library"编辑框里把它改成你要的库文件名(比如:libcommon),就可以了。

Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。集成的设计环境——Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。